一種新型的高速串行接口發(fā)射的制造方法
【專利摘要】一種用于高速串行接口的發(fā)射機(jī)，包括數(shù)據(jù)通路與時(shí)鐘通路，數(shù)據(jù)通路包括合路器一、合路器二以及連接所述合路器一與合路器二實(shí)現(xiàn)二者輸出數(shù)據(jù)信號(hào)合路的多路選擇器；時(shí)鐘通路包括兩路分別送至合路器一和合路器二作為采樣時(shí)鐘的正交時(shí)鐘信號(hào)，以保證合路器一和合路器二輸出的兩路數(shù)據(jù)信號(hào)的準(zhǔn)確性且相差四分之一個(gè)采樣時(shí)鐘周期，本發(fā)明采用基于負(fù)反饋的“合路時(shí)間窗口搜索環(huán)路”，能夠自動(dòng)保證數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)之間時(shí)序關(guān)系，從而去掉了發(fā)射機(jī)中工作在最高速率的鎖存器以及相應(yīng)的時(shí)鐘信號(hào)緩沖器，從而大大節(jié)約了功耗和面積。
【專利說明】一種新型的高速串行接口發(fā)射機(jī)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于電路設(shè)計(jì)和數(shù)據(jù)傳輸【技術(shù)領(lǐng)域】，特別涉及一種新型的高速串行接口發(fā)射機(jī)。

【背景技術(shù)】
[0002]高速串行接口收發(fā)機(jī)廣泛應(yīng)用于有線數(shù)據(jù)傳輸。發(fā)射機(jī)將多路并行數(shù)據(jù)合路后發(fā)送到傳輸信道上。接收機(jī)從傳輸信道上接收信號(hào)并分路，以供后面的電路繼續(xù)處理。
[0003]近年來高速串口收發(fā)機(jī)傳輸?shù)臄?shù)據(jù)率不斷上升，目前單通道的數(shù)據(jù)率已能達(dá)到40Gbps以上。此時(shí)發(fā)射機(jī)的設(shè)計(jì)面臨著嚴(yán)重的時(shí)序問題。圖1是典型的發(fā)射機(jī)結(jié)構(gòu)示意圖，主要包含數(shù)據(jù)通路和時(shí)鐘通路。數(shù)據(jù)通路主要由多級(jí)合路器級(jí)聯(lián)構(gòu)成，合路器實(shí)現(xiàn)數(shù)據(jù)信號(hào)的合路功能，最終將多路并行的數(shù)據(jù)信號(hào)合成為一路串行的數(shù)據(jù)信號(hào)。時(shí)鐘通路從參考時(shí)鐘經(jīng)過分頻及驅(qū)動(dòng)，得到工作在不同頻率的時(shí)鐘信號(hào)，并提供給對應(yīng)的合路器使用。
[0004]合路器的結(jié)構(gòu)如圖2所示，包含5個(gè)鎖存器和一個(gè)多路選擇器。其中鎖存器Al和鎖存器A2構(gòu)成一個(gè)D觸發(fā)器A，鎖存器BI和鎖存器B2構(gòu)成另一個(gè)D觸發(fā)器B。觸發(fā)器A和觸發(fā)器B對輸入的2路數(shù)據(jù)信號(hào)進(jìn)行重定時(shí)。鎖存器B3對觸發(fā)器B輸出的數(shù)據(jù)信號(hào)延時(shí)半個(gè)數(shù)據(jù)周期。多路選擇器實(shí)現(xiàn)對2路數(shù)據(jù)信號(hào)的合路功能。合路器工作的速率越高，自身的功耗也越大。
[0005]在正確工作情況下，數(shù)據(jù)通路中每一級(jí)傳輸?shù)臄?shù)據(jù)信號(hào)應(yīng)該和對應(yīng)的時(shí)鐘信號(hào)保持一定的時(shí)序關(guān)系，即時(shí)鐘信號(hào)能正確對數(shù)據(jù)信號(hào)進(jìn)行采樣。然而合路器、分頻器自身會(huì)對其輸入、輸出信號(hào)產(chǎn)生延時(shí)，而連接各級(jí)合路器、分頻器之間的金屬導(dǎo)線也會(huì)對傳輸?shù)男盘?hào)產(chǎn)生延時(shí)。當(dāng)電路處理的信號(hào)的速率極高，例如達(dá)到40Gbps及以上時(shí)，電路模塊和導(dǎo)線對信號(hào)的延時(shí)作用變得十分突出，并且受到工藝角等因素的影響，合路器中觸發(fā)器的建立與保持時(shí)間的要求，以及多路選擇器的時(shí)序受到嚴(yán)重挑戰(zhàn)。
[0006]為了解決發(fā)射機(jī)中高速數(shù)據(jù)信號(hào)和對應(yīng)的采樣時(shí)鐘信號(hào)之間的時(shí)序問題，一種方法如圖3所示，在時(shí)鐘信號(hào)傳輸路徑上插入具有不同延時(shí)的緩沖器，改變時(shí)鐘信號(hào)到達(dá)合路器的時(shí)間，從而使得時(shí)鐘信號(hào)的延時(shí)與數(shù)據(jù)的延時(shí)匹配，滿足各個(gè)工藝角下時(shí)序的要求。然而該方法存在很多問題。一是工作在高速的合路器和緩沖器要消耗極大的功耗；二是即使插入延時(shí)匹配的緩沖器，在工藝角下也很難保證延時(shí)完全匹配。


【發(fā)明內(nèi)容】

[0007]為了克服上述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種新型的高速串行接口發(fā)射機(jī)，采用“合路時(shí)間窗口搜索環(huán)路”的新原理，能夠自動(dòng)保證數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)之間時(shí)序關(guān)系。
[0008]為了實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案是:
[0009]一種新型的高速串行接口發(fā)射機(jī)，包括數(shù)據(jù)通路與時(shí)鐘通路，其中:
[0010]所述數(shù)據(jù)通路，包括合路器一、合路器二以及連接所述合路器一與合路器二實(shí)現(xiàn)二者輸出數(shù)據(jù)信號(hào)合路的多路選擇器；
[0011]所述時(shí)鐘通路，包括兩路分別送至合路器一和合路器二作為采樣時(shí)鐘的正交時(shí)鐘信號(hào)，以保證合路器一和合路器二輸出的兩路數(shù)據(jù)信號(hào)的準(zhǔn)確性且相差四分之一個(gè)采樣時(shí)鐘周期。
[0012]所述時(shí)鐘通路包括均接時(shí)鐘信號(hào)的分頻器與二進(jìn)制鑒相器，所述時(shí)鐘信號(hào)還連接所述多路選擇器，所述分頻器輸出接相位插值器x2模塊，所述二進(jìn)制鑒相器同時(shí)接合路器二或合路器一的輸出數(shù)據(jù)信號(hào)比較其與時(shí)鐘信號(hào)的時(shí)序關(guān)系，二進(jìn)制鑒相器的輸出連接差分電荷泵的輸入，差分電荷泵的輸出連接低通濾波器的輸入，低通濾波器的輸出接所述相位插值器x2模塊，控制相位插值器x2模塊輸出兩路正交時(shí)鐘信號(hào)分別送往合路器一和合路器二為其提供采樣時(shí)鐘。
[0013]所述合路器一與合路器二的結(jié)構(gòu)相同，均由五個(gè)鎖存器和一個(gè)多路選擇器構(gòu)成，其中兩個(gè)鎖存器構(gòu)成一個(gè)D觸發(fā)器，另兩個(gè)鎖存器構(gòu)成另一個(gè)D觸發(fā)器，最后一個(gè)鎖存器對其中一個(gè)D觸發(fā)器輸出的數(shù)據(jù)信號(hào)延時(shí)半個(gè)數(shù)據(jù)周期，多路選擇器實(shí)現(xiàn)對2路數(shù)據(jù)信號(hào)的合路功能。
[0014]所述分頻器二分頻后產(chǎn)生正交差分時(shí)鐘信號(hào)CK20和CK21，且相位插值器x2模塊由兩個(gè)相位插值器組成，一個(gè)相位插值器的時(shí)鐘輸入Cl和CQ分別連接CK20和CK21，另一個(gè)相位插值器的時(shí)鐘輸入Cl和CQ分別連接CK21和CK20的反相時(shí)鐘，所述低通濾波器的輸出同時(shí)作為該兩個(gè)相位插值器的控制信號(hào)。
[0015]所述相位插值器只在兩個(gè)象限內(nèi)進(jìn)行相位插值，且相位插值的控制和象限控制只通過所述差分電荷泵就得以實(shí)現(xiàn)。
[0016]所述差分電荷泵的差分輸出VP和VN控制所述兩個(gè)象限的電流權(quán)重，以及所述兩個(gè)象限中各個(gè)時(shí)鐘的電流權(quán)重。
[0017]所述二進(jìn)制鑒相器比較時(shí)鐘信號(hào)與合路器二或合路器一的輸出數(shù)據(jù)信號(hào)的時(shí)序關(guān)系，比較的結(jié)果通過差分電荷泵、低通濾波器處理后得到控制信號(hào)，調(diào)整相位插值器x2模塊輸出的兩路正交時(shí)鐘信號(hào)的相位。
[0018]與現(xiàn)有技術(shù)相比，本發(fā)明提出的發(fā)射機(jī)去除了合路器中的鎖存器以及為這些鎖存器提供時(shí)鐘信號(hào)的緩沖器，采用合路時(shí)間窗口搜索環(huán)路自動(dòng)鎖定數(shù)據(jù)和時(shí)鐘之間的時(shí)序，極大地降低了發(fā)射機(jī)的功耗，節(jié)約了發(fā)射機(jī)的面積。

【專利附圖】

【附圖說明】
[0019]圖1是典型發(fā)射機(jī)結(jié)構(gòu)示意圖。
[0020]圖2是一種合路器的結(jié)構(gòu)示意圖。
[0021]圖3是在時(shí)鐘信號(hào)傳輸路徑上插入延時(shí)用緩沖器的發(fā)射機(jī)結(jié)構(gòu)示意圖。
[0022]圖4是加入合路時(shí)間窗口搜索環(huán)路的發(fā)射機(jī)示意圖；
[0023]圖5是相位插值單元電路。
[0024]圖6是象限控制電路。
[0025]圖7是一種可能的作為輸出級(jí)的多路選擇器。

【具體實(shí)施方式】
[0026]下面結(jié)合附圖與實(shí)施例，對優(yōu)選實(shí)施例作詳細(xì)說明。應(yīng)該強(qiáng)調(diào)的是，下述說明僅僅是示例性的，而不是為了限制本發(fā)明的范圍及其應(yīng)用。
[0027]圖4展示了本發(fā)明所提出的發(fā)射機(jī)結(jié)構(gòu)，包括數(shù)據(jù)通路與時(shí)鐘通路，數(shù)據(jù)通路包括合路器一、合路器二以及連接所述合路器一與合路器二實(shí)現(xiàn)二者輸出數(shù)據(jù)信號(hào)合路的多路選擇器。輸入的4路低速數(shù)據(jù)信號(hào)010、011、012、013中，DlO和Dll通過合路器一實(shí)現(xiàn)合路，D12和D13通過合路器二實(shí)現(xiàn)合路。合路器一輸出DlO和Dll合路后的信號(hào)D20，合路器二輸出D12和D13合路后的信號(hào)D21。在傳統(tǒng)發(fā)射機(jī)中，D20和D21信號(hào)將再次通過合路器產(chǎn)生最終的輸出信號(hào)，但在本發(fā)明中，D20和D21只通過多路選擇器就可以輸出最終的數(shù)據(jù)信號(hào)D30。
[0028]這一優(yōu)點(diǎn)是通過“合路時(shí)間窗口搜索環(huán)路”實(shí)現(xiàn)的。如下所述:本發(fā)明時(shí)鐘通路包括均接時(shí)鐘信號(hào)CKll的分頻器與二進(jìn)制鑒相器，時(shí)鐘信號(hào)CKll還連接所述多路選擇器，時(shí)鐘信號(hào)CKll由參考時(shí)鐘信號(hào)CKlO經(jīng)過緩沖器后得到。一方面，時(shí)鐘信號(hào)CKll經(jīng)過分頻器輸出二分頻后的正交差分時(shí)鐘信號(hào)CK20和CK21，CK20和CK21接相位插值器x2模塊，相位插值器x2模塊由兩個(gè)相位插值器組成，一個(gè)相位插值器的時(shí)鐘輸入Cl和CQ分別連接CK20和CK21，另一個(gè)相位插值器的時(shí)鐘輸入Cl和CQ則分別連接CK21和CK20的反相時(shí)鐘。另一方面，時(shí)鐘信號(hào)CKll和數(shù)據(jù)信號(hào)D21或D20通過二進(jìn)制鑒相器比較時(shí)序關(guān)系，比較的結(jié)果通過差分電荷泵、低通濾波器處理后得到控制信號(hào)，調(diào)整相位插值器輸出時(shí)鐘信號(hào)CKI和CKQ的相位，分別為合路器一和合路器二提供采樣時(shí)鐘。本發(fā)明相位插值的特點(diǎn)是在兩個(gè)象限內(nèi)插值，這是由于所提出的結(jié)構(gòu)只需要在兩個(gè)象限內(nèi)相位插值即可找到最佳相位。這個(gè)特點(diǎn)使得發(fā)射機(jī)中用差分電荷泵即可簡單控制相位插值，不需要復(fù)雜的數(shù)字電路控制象限。
[0029]圖5是一種在兩個(gè)象限內(nèi)插值的相位插值器電路，其兩個(gè)輸入時(shí)鐘為正交差分時(shí)鐘Cl和CQ0圖5中CIP, CIN分別為Cl的正相端和反相端，而CQP和CQN分別為CQ的正相端和反相端。象限I和象限2分別表示相位插值的兩個(gè)象限。VB_QUADRANT1和VB_QUARDRANT2為兩個(gè)象限的偏置，它們由圖6所示的象限控制電路產(chǎn)生。
[0030]圖6是其對應(yīng)的象限控制電路。VBIAS為該電路的偏置電壓。差分電荷泵的差分輸出VP和VN控制兩個(gè)象限的電流權(quán)重，即VB_QUADRANT1和VB_QUARDRANT2。與此同時(shí)，如圖5所示，VP和VN也控制著象限I和象限2中各個(gè)時(shí)鐘的電流權(quán)重。當(dāng)系統(tǒng)啟動(dòng)時(shí)，初始化模塊使差分電荷泵的正相輸入VP等于反相輸入VN。這樣的設(shè)定使得相位插值器的輸出能分別左移和右移90度。這個(gè)范圍對于本發(fā)射機(jī)結(jié)構(gòu)已經(jīng)足夠。
[0031]由于這一環(huán)路的存在，保證了 D20，D21和CKll之間的準(zhǔn)確時(shí)序關(guān)系，進(jìn)而保證了數(shù)據(jù)信號(hào)的完整性。進(jìn)一步地，由于時(shí)鐘信號(hào)CKI和CKQ之間的正交關(guān)系，使得輸出的D20、D21信號(hào)自動(dòng)相差四分之一個(gè)CKI或CKQ周期，因此不再需要通過5個(gè)鎖存器實(shí)現(xiàn)對數(shù)據(jù)信號(hào)D20、D21對齊和延時(shí)功能。圖4中的初始化模塊用于設(shè)置差分電荷泵的初始工作狀態(tài)。
[0032]以40Gb/s為例。4路10Gb/s的數(shù)據(jù)信號(hào)(D1、DlU D12、D13)由更低速的合路器產(chǎn)生。4路數(shù)據(jù)信號(hào)兩兩合路產(chǎn)生兩路20Gb/s的數(shù)據(jù)信號(hào)(D20、D21)，這兩路合路器的時(shí)鐘信號(hào)(CK1、CKQ)是正交的，由時(shí)鐘通路提供。這一級(jí)的合路器(合路器一、合路器二)可由多種方式實(shí)現(xiàn)，例如真單項(xiàng)時(shí)鐘(True Single Phase Clock, TSPC)邏輯或者電流模(Current Mode Logic7CML)邏輯。在這一級(jí)的合路中使用了正交時(shí)鐘信號(hào)，使產(chǎn)生兩路的20Gb/s數(shù)據(jù)信號(hào)在時(shí)間上相差四分之一個(gè)CKI或CKQ周期，為后一級(jí)的合路中省去鎖存器創(chuàng)造條件。在這兩路20Gb/s的數(shù)據(jù)中，一路20Gb/s的數(shù)據(jù)信號(hào)(D21或D20)與20GHz的時(shí)鐘信號(hào)(CKll)輸入到二進(jìn)制鑒相器。二進(jìn)制檢相器的輸出給到一個(gè)差分的電荷泵，經(jīng)過低通濾波后控制兩個(gè)相位插值器。這兩個(gè)相位插值器的時(shí)鐘信號(hào)輸入(CK20、CK21)為1GHz時(shí)鐘的正交時(shí)鐘，它們由20GHz的輸入?yún)⒖紩r(shí)鐘信號(hào)(CKll)分頻而來。其中一個(gè)相位插值器的時(shí)鐘輸入Cl和CQ分別為CK20和CK21，另一個(gè)相位插值器的時(shí)鐘輸入Cl和CQ則分別為CK21和CK20的反相時(shí)鐘，這樣的連接保證了 CKI和CKQ之間的正交關(guān)系。兩個(gè)相位插值器分別輸出正交的I路時(shí)鐘信號(hào)CKI和Q路時(shí)鐘信號(hào)CKQ。發(fā)射機(jī)中最后的合路器由一個(gè)多路選擇器代替，省去了傳統(tǒng)結(jié)構(gòu)中的高速鎖存器，同時(shí)省去了用于延時(shí)匹配及驅(qū)動(dòng)的時(shí)鐘樹，大大降低了功耗。這最后的多路選擇器也同時(shí)作為輸出的驅(qū)動(dòng)級(jí)，節(jié)約了額外的輸出驅(qū)動(dòng)以及重定時(shí)，節(jié)省了功耗。在該結(jié)構(gòu)中，二進(jìn)制鑒相器的建立時(shí)間為輸出級(jí)多路選擇器的正常工作提供了時(shí)序上的保證。該二進(jìn)制鑒相器可由多種電路結(jié)構(gòu)實(shí)現(xiàn)，例如基于電流模邏輯的觸發(fā)器是一種可能的實(shí)現(xiàn)方式。此外，在該發(fā)射機(jī)中有一個(gè)初始化模塊。該模塊主要完成對差分電荷泵的初始化，使得初始化時(shí)差分電荷泵的正相輸出等于反相輸出。
[0033]圖5展示了相位插值單元器電路。圖6則展示了象限控制電路。區(qū)別于傳統(tǒng)的相位插值電路，本發(fā)明的相位插值電路僅在兩個(gè)象限內(nèi)進(jìn)行相位插值。這一設(shè)計(jì)的原因，一是易于實(shí)現(xiàn)相位插值的控制，二是在本發(fā)射機(jī)中兩個(gè)象限的相位插值已經(jīng)足夠。傳統(tǒng)結(jié)構(gòu)包含四象限的相位插值，需要復(fù)雜的象限選擇邏輯，十分不便。本發(fā)明僅用差分電荷泵的一對差分輸出就同時(shí)控制了象限以及象限內(nèi)的相位，大大簡化了電路。
[0034]圖7展示了一種可能的作為輸出級(jí)的多路選擇器。該結(jié)構(gòu)去除了電流源管，增大了各個(gè)晶體管的過驅(qū)動(dòng)電壓，進(jìn)而增大了選擇器的帶寬。同時(shí)，電感峰化技術(shù)的運(yùn)用也對帶寬擴(kuò)展起到了積極的作用。
[0035]以上所述，僅為本發(fā)明較佳的【具體實(shí)施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
【權(quán)利要求】
1.一種新型的高速串行接口發(fā)射機(jī)，包括數(shù)據(jù)通路與時(shí)鐘通路，其特征在于: 所述數(shù)據(jù)通路，包括合路器一、合路器二以及連接所述合路器一與合路器二實(shí)現(xiàn)二者輸出數(shù)據(jù)信號(hào)合路的多路選擇器； 所述時(shí)鐘通路，包括兩路分別送至合路器一和合路器二作為采樣時(shí)鐘的正交時(shí)鐘信號(hào)，以保證合路器一和合路器二輸出的兩路數(shù)據(jù)信號(hào)的準(zhǔn)確性且相差四分之一個(gè)采樣時(shí)鐘周期。
2.根據(jù)權(quán)利要求1所述新型的高速串行接口發(fā)射機(jī)，其特征在于，所述時(shí)鐘通路包括均接時(shí)鐘信號(hào)的分頻器與二進(jìn)制鑒相器，所述時(shí)鐘信號(hào)還連接所述多路選擇器，所述分頻器輸出接相位插值器x2模塊，所述二進(jìn)制鑒相器同時(shí)接合路器二或合路器一的輸出數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)并比較它們的時(shí)序關(guān)系，二進(jìn)制鑒相器的輸出連接差分電荷泵的輸入，差分電荷泵的輸出連接低通濾波器的輸入，低通濾波器的輸出接所述相位插值器x2模塊，控制相位插值器x2模塊輸出兩路正交時(shí)鐘信號(hào)分別送往合路器一和合路器二為其提供采樣時(shí)鐘。
3.根據(jù)權(quán)利要求1所述新型的高速串行接口發(fā)射機(jī)，其特征在于，所述合路器一與合路器二的結(jié)構(gòu)相同，均由五個(gè)鎖存器和一個(gè)多路選擇器構(gòu)成，其中兩個(gè)鎖存器構(gòu)成一個(gè)D觸發(fā)器，另兩個(gè)鎖存器構(gòu)成另一個(gè)D觸發(fā)器，最后一個(gè)鎖存器對其中一個(gè)D觸發(fā)器輸出的數(shù)據(jù)信號(hào)延時(shí)半個(gè)數(shù)據(jù)周期，多路選擇器實(shí)現(xiàn)對2路數(shù)據(jù)信號(hào)的合路功能。
4.根據(jù)權(quán)利要求1所述新型的高速串行接口發(fā)射機(jī)，其特征在于，所述分頻器二分頻后產(chǎn)生正交差分時(shí)鐘信號(hào)CK20和CK21,且相位插值器x2模塊由兩個(gè)相位插值器組成,一個(gè)相位插值器的時(shí)鐘輸入Cl和CQ分別連接CK20和CK21，另一個(gè)相位插值器的時(shí)鐘輸入Cl和CQ分別連接CK21和CK20的反相時(shí)鐘，所述低通濾波器的輸出同時(shí)作為該兩個(gè)相位插值器的控制信號(hào)。
5.根據(jù)權(quán)利要求4所述新型的高速串行接口發(fā)射機(jī)，其特征在于，所述相位插值器只在兩個(gè)象限內(nèi)進(jìn)行相位插值，且相位插值的控制和象限控制只通過所述差分電荷泵就得以實(shí)現(xiàn)。
6.根據(jù)權(quán)利要求5所述新型的高速串行接口發(fā)射機(jī)，其特征在于，所述差分電荷泵的差分輸出VP和VN控制所述兩個(gè)象限的電流權(quán)重，以及所述兩個(gè)象限中各個(gè)時(shí)鐘的電流權(quán)重。
7.根據(jù)權(quán)利要求1所述新型的高速串行接口發(fā)射機(jī)，其特征在于，所述二進(jìn)制鑒相器比較時(shí)鐘信號(hào)與合路器二或合路器一的輸出數(shù)據(jù)信號(hào)的時(shí)序關(guān)系，比較的結(jié)果通過差分電荷泵、低通濾波器處理后得到控制信號(hào)，調(diào)整相位插值器x2模塊輸出的兩路正交時(shí)鐘信號(hào)的相位。
【文檔編號(hào)】H03L7/08GK104253620SQ201410475671
【公開日】2014年12月31日 申請日期:2014年9月17日 優(yōu)先權(quán)日:2014年9月17日
【發(fā)明者】黃柯, 王自強(qiáng), 鄭旭強(qiáng), 張春, 王志華, 麥宋平 申請人:清華大學(xué), 清華大學(xué)深圳研究生院