一種改進(jìn)型10-bit差分電容分段耦合式DAC的制作方法
【專利摘要】本發(fā)明公開了一種改進(jìn)型10-bit差分電容分段耦合式DAC，包括正端次級電容陣列、正端耦合電容、正端主級電容陣列、負(fù)端次級電容陣列、負(fù)端耦合電容、負(fù)端主級電容陣列和采樣開關(guān)；本發(fā)明利用12-bit結(jié)構(gòu)差分DAC去實現(xiàn)10-bit差分DAC，避免了1-LSB的增益誤差，改善了DAC的靜態(tài)性能；同時本發(fā)明正端次級電容陣列、正端主級電容陣列、負(fù)端次級電容陣列和負(fù)端主級電容陣列，通過采用單位電容串聯(lián)替代DAC中的最低位電容，實現(xiàn)了較小容值的電容，避免了提高DAC精度所帶來的面積過大的問題。因此本發(fā)明具有良好的靜態(tài)特性且占用較小的面積。
【專利說明】—種改進(jìn)型10-bit差分電容分段耦合式DAC
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路芯片領(lǐng)域，具體涉及一種改進(jìn)型ΙΟ-bit差分電容分段耦合式 DAC。
【背景技術(shù)】
[0002]逐次逼近型模數(shù)轉(zhuǎn)換器具有中等速度、中等精度和低功耗的特點，廣泛應(yīng)用于信號采集系統(tǒng)。差分型逐次逼近型模數(shù)轉(zhuǎn)換器相對于單端型，能夠抑制電源噪聲等干擾，一般用于ΙΟ-bit至12-bit的逐次逼近型模數(shù)轉(zhuǎn)換器。差分逐次逼近型模數(shù)轉(zhuǎn)換器的基本結(jié)構(gòu)如圖1所示，由圖可知，該電路主要由差分DAC、開關(guān)網(wǎng)絡(luò)、比較器和逐次逼近控制邏輯構(gòu)成。采用電容式的差分DAC能夠?qū)崿F(xiàn)信號的采樣，無需另外增加采樣電路，降低了模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)復(fù)雜度。這樣經(jīng)過差分DAC對輸入信號進(jìn)行差分采樣，比較器展開逐位的比較，逐次逼近控制邏輯產(chǎn)生DAC開關(guān)網(wǎng)絡(luò)的控制信號，實現(xiàn)位轉(zhuǎn)換過程，最終得出所需的數(shù)字信號。
[0003]差分電容式DAC作為差分逐次逼近型模數(shù)轉(zhuǎn)換器的關(guān)鍵模塊之一，它決定了模數(shù)轉(zhuǎn)換器的靜態(tài)性能。但隨著模數(shù)轉(zhuǎn)換器的精度增加，電容式DAC的面積也會增加，所以DAC的面積是模數(shù)轉(zhuǎn)換器設(shè)計的重要考慮因素之一。
[0004]分段耦合式結(jié)構(gòu)的提出可以減小電容式DAC的面積。如圖2所示為早期提出的?ο-bit差分電容分段耦合式DAC的結(jié)構(gòu)，它利用了耦合電容C7 = C19 = 32Q/31 (Cu為單位電容)，從而避免了由于DAC精度增加而電容的面積成指數(shù)增長的問題，從而大大減小了DAC的面積。但是，由于耦合電容與單位電容Cu存在非整數(shù)倍的關(guān)系，所以這會給DAC的版圖設(shè)計帶來很大的問題，電容之間難以匹配，從而影響DAC各電容的實際容值，使得DAC的性能下降。
[0005]圖3為現(xiàn)有技術(shù)的ΙΟ-bit差分電容分段耦合式DAC結(jié)構(gòu)，它相對于圖2中的早期?ο-bit差分電容分段耦合式DAC，去掉了邊緣電容，且耦合電容C6、C17的容值確定為Cu，這樣能夠很好地解決DAC的電容匹配的問題，但是引入了一定的增益誤差。
[0006]利用圖3的結(jié)構(gòu)進(jìn)行逐次逼近模數(shù)轉(zhuǎn)換，經(jīng)過ΙΟ-bit的位轉(zhuǎn)換，可以得出轉(zhuǎn)換結(jié)果為:
[0007]
【權(quán)利要求】
1.一種改進(jìn)型10-bit差分電容分段耦合式DAC，其特征在于，包括正端次級電容陣列、正端耦合電容、正端主級電容陣列、負(fù)端次級電容陣列、負(fù)端耦合電容、負(fù)端主級電容陣列和米樣開關(guān)； 所述正端次級電容陣列包括第一、第二、第三、第四、第五、第六及第七電容，所述第一電容與第二電容串聯(lián)，所述第二電容的下極板與第一開關(guān)連接，所述第一開關(guān)的選擇端與低參考電壓及正端輸入電壓連接，所述第三電容的下極板與第二開關(guān)連接，所述第二開關(guān)的選擇端與低參考電壓及正端輸入電壓連接，所述第四、第五、第六及第七電容的下極板分別與第三、第四、第五、第六開關(guān)連接，所述第三、第四、第五及第六開關(guān)的選擇端均與低參考電壓、高參考電壓及正端輸入電壓連接； 所述正端主級電容陣列包括第十、第十一、第十二、第十三、第十四、第十五及第十六電容，所述第十電容及第十一電容串聯(lián)連接，所述第十一、第十二、第十三、第十四、第十五及第十六電容的下極板分別與第七、第八、第九、第十、第十一及第十二開關(guān)連接；所述第七、第八、第九、第十、第十一及第十二開關(guān)的選擇端均與低參考電壓、高參考電壓及正端輸入電壓連接； 所述正端耦合電容包括串聯(lián)連接的第八電容及第九電容，所述第八電容的下極板分別與第一、第三、第四、第五、第六及第七電容的上極板連接，所述第九電容的上極板分別與第十、第十二、第十三、第十四、第十五及第十六電容的上極板和采樣開關(guān)的一端連接； 所述負(fù)端次級電容陣列包括第十七、第十八、第十九、第二十、第二十一、第二十二及第二十三電容，所述第十七電容與第十八電容串聯(lián)連接，所述第十八、第十九、第二十、第二十一、第二十二及第二十三電容的下極板分別與第十三、第十四、第十五、第十六、第十七及第十八開關(guān)連接，所述第十三及第十四開關(guān)的選擇端均與高參考電壓及負(fù)端輸入電壓連接，所述第十五、第十六 、第十七及第十八的選擇端均與低參考電壓、高參考電壓及負(fù)端輸入電壓連接； 所述負(fù)端主級電容陣列包括第二十六、第二十七、第二十八、第二十九、第三十、第三十一及第三十二電容，所述第二十六電容與第二十七電容串聯(lián)連接，所述第二十七、第二十八、第二十九、第三十、第三十一及第三十二電容的下極板分別與第十九、第二十、第二十一、第二十二、第二十三及第二十四開關(guān)連接，所述第十九、第二十、第二十一、第二十二、第二十三及第二十四開關(guān)的選擇端均與低參考電壓、高參考電壓及負(fù)端輸入電壓連接； 所述負(fù)端耦合電容包括相互串聯(lián)的第二十四電容及第二十五電容，所述第二十四電容的下極板分別與第十七、第十九、第二十、第二十一、第二十二及第二十三的上極板連接，所述第二十五電容的上極板分別與第二十六、第二十八、第二十九、第三十、第三十一及第三十二電容的上極板和采樣開關(guān)的另一端連接。
2.根據(jù)權(quán)利要求1所述的一種改進(jìn)型ΙΟ-bit差分電容分段耦合式DAC，其特征在于，所述第一、第二、及第三電容的容值均為單位電容容值Cu，所述第四電容的容值為2Q，第五電容C5的容值為4Q，第六電容C6的容值為8Q，第七電容C7的容值為16Q ； 所述第十、第十一及第十二電容的容值均為單位電容容值Cu，所述第十三電容的容值為2Q，第十四電容的容值為4Q，第十五電容的容值為8Q，第十六電容的容值為16Cut)
3.根據(jù)權(quán)利要求1所述的一種改進(jìn)型ΙΟ-bit差分電容分段耦合式DAC，其特征在于，所述負(fù)端次級電容陣列中，第十七、十八及第十九電容的容值均為單位電容容值Cu，所述第二十電容的容值為2Cu，第二十一電容的容值為4Cu，第二十二電容的容值為8Q，第二十三電容的容值為16Q ； 所述負(fù)端主級電容陣列中，第二十六、二十七及第二十八電容的容值均為單位電容容值Cu，所述第二十九電容的容值為2Q，第三十電容的容值為4Q，第三十一電容的容值為8Q，第三十二電容的容值為16Q。
4.根據(jù)權(quán)利要求1所述的一種改進(jìn)型ΙΟ-bit差分電容分段耦合式DAC，其特征在于，所述正端耦合電容中，第八電容及第九電容的容值均為單位電容容值Cu，所述負(fù)端耦合電容中，第二十四電容及第二十五電容的容值均為單位電容容值Q。
5.根據(jù)權(quán)利要求1-4任一項所述的一種改進(jìn)型ΙΟ-bit差分電容分段耦合式DAC，其特征在于，電容采用0.18um CMOS工藝中的MM電容。
【文檔編號】H03M1/10GK104038223SQ201410229304
【公開日】2014年9月10日 申請日期:2014年5月27日 優(yōu)先權(quán)日:2014年5月27日
【發(fā)明者】李斌, 趙達(dá)勤, 吳朝暉, 王昆 申請人:華南理工大學(xué)