軌到軌差分輸入電路的制作方法
【專利摘要】本發(fā)明公開(kāi)了一種軌到軌差分輸入電路，包括PMOS差分對(duì)和NMOS差分對(duì)、PMOS開(kāi)關(guān)管和NMOS開(kāi)關(guān)管、PMOS電流源和NMOS電流源以及PMOS電流鏡和NMOS電流鏡。其中PMOS電流源和NMOS電流源輸出的電流相等，PMOS電流源包括構(gòu)成共源共柵結(jié)構(gòu)的第一和第二PMOS晶體管；NMOS電流源包括構(gòu)成共源共柵結(jié)構(gòu)的第一和第二NMOS晶體管。本發(fā)明的軌到軌差分輸入電路能夠提高尾電流精度，達(dá)到更好的跨導(dǎo)恒定的效果。
【專利說(shuō)明】軌到軌差分輸入電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及運(yùn)算放大器，特別涉及運(yùn)算放大器電路中的軌到軌差分輸入級(jí)電路?！颈尘凹夹g(shù)】
[0002]在軌到軌的運(yùn)算放大器(railto rail operational amplifier, Rail-to-RaiIOPAMP)設(shè)計(jì)中，要求輸入級(jí)從電源低電位至高電位，即在軌到軌電壓范圍內(nèi)具有恒定跨導(dǎo)的功能(constant transconductance)。然而,單獨(dú)的PMOS或NMOS差分輸入對(duì)在全電壓范圍內(nèi)將處于截止、亞閾值、線性和飽和四個(gè)工作區(qū)域，其跨導(dǎo)是變化的，可由零變化至最大值。
[0003]由于PMOS差分對(duì)在低電壓下處于飽和區(qū)，而在高電壓下處于截止區(qū)；而NMOS差分對(duì)則恰好相反，其在高電壓下處于飽和區(qū)，在低電壓下處于截止區(qū)。根據(jù)這個(gè)特性，使NMOS差分對(duì)與PMOS差分對(duì)并聯(lián)作為輸入級(jí)時(shí)，當(dāng)NMOS差分對(duì)的晶體管截止的時(shí)候PMOS差分對(duì)的晶體管開(kāi)啟，或PMOS差分對(duì)的晶體管截止的時(shí)候NMOS差分對(duì)的晶體管開(kāi)啟；因此電路的跨導(dǎo)恒大于零。另一方面，在輸入電壓處于高或低電平時(shí)，輸入級(jí)只有NMOS差分對(duì)或PMOS差分對(duì)開(kāi)啟，則電路的總跨導(dǎo)為:
【權(quán)利要求】
1.一種軌到軌差分輸入電路,其特征在于,包括: PMOS差分對(duì)晶體管(PM1，PM2)和NMOS差分對(duì)晶體管(匪I，匪2)，其柵極接收差分輸入信號(hào); PMOS開(kāi)關(guān)晶體管(PM3)和NMOS開(kāi)關(guān)晶體管(NM3)； PMOS電流源和NMOS電流源；以及 PMOS電流鏡和NMOS電流鏡，均為三倍電流鏡； 其中，所述PMOS差分對(duì)晶體管(PMl，PM2)的源極與所述PMOS開(kāi)關(guān)晶體管(PM3)的源極、所述PMOS電流鏡的輸出端和所述PMOS電流源的輸出端相連；所述NMOS差分對(duì)晶體管(Wl，W2)的源極與所述NMOS開(kāi)關(guān)晶體管(W3)的源極、所述NMOS電流鏡的輸出端和所述匪OS電流源的輸出端相連， 其中，所述PMOS電流源和NMOS電流源輸出的電流相等，所述PMOS電流源包括構(gòu)成共源共柵結(jié)構(gòu)的第一 PMOS晶體管(PM4)和第二 PMOS晶體管(PM7);所述NMOS電流源包括構(gòu)成共源共柵結(jié)構(gòu)的第一 NMOS晶體管(NM4)和第二 NMOS晶體管(NM7)。
2.如權(quán)利要求1所述的軌到軌差分輸入電路，其特征在于， 所述PMOS電流鏡為共源共柵電流鏡，其包括第三PMOS晶體管、第四PMOS晶體管、第五PMOS晶體管和第六PMOS晶體管(PM5，PM6, PM8, PM9)，所述第三和第四PMOS晶體管(PM5，PM6)的源極共同連接至電源、柵極共同連接至所述第四PMOS晶體管(PM6)的漏極、漏極分別與所述第五和第六PMOS晶體管(PM8，PM9)的源極相接，所述第五和第六PMOS晶體管(PM8，PM9)的柵極共同連接至所述第六PMOS晶體管(PM9)的漏極并與所述NMOS開(kāi)關(guān)晶體管(NM3)的漏極相連，所述第五PMOS晶體管(PM8)的漏極作為所述PMOS電流鏡的輸出端； 所述NMOS電流鏡為共源共柵電流鏡，其包括第三NMOS晶體管、第四NMOS晶體管、第五NMOS晶體管和第六NMOS晶體管(NM5，NM6, NM8, NM9)，所述第三和第四NMOS晶體管(NM5，NM6)的源極共同接地、柵極共同連接至所述第四NMOS晶體管(NM6)的漏極、漏極分別與所述第五和第六NMOS晶體管(NM8，NM9)的源極相接，所述第五和第六NMOS晶體管(NM8，NM9)的柵極共同連接至所述第六NMOS晶體管(NM9)的漏極并與所述PMOS開(kāi)關(guān)晶體管(PM3)的漏極相連，所述第五NMOS晶體管(NM8)的漏極作為所述NMOS電流鏡的輸出端。
3.如權(quán)利要求1所述的軌到軌差分輸入電路，其特征在于，所述第一PMOS晶體管(PM4)工作在飽和區(qū)，所述第一 NMOS晶體管(NM4)工作在飽和區(qū)。
4.如權(quán)利要求3所述的軌到軌差分輸入電路，其特征在于，所述第二PMOS晶體管(PM7)工作在飽和區(qū)，所述第二 NMOS晶體管(匪7)工作在飽和區(qū)。
5.如權(quán)利要求1所述的軌到軌差分輸入電路，其特征在于， 所述第一 PMOS晶體管(PM4)的源極連接至電源，柵極被提供第一偏置電壓，漏極連接所述第二 PMOS晶體管(PM7)的源極；所述第二 PMOS晶體管(PM7)的柵極被提供第二偏置電壓，漏極作為所述PMOS電流源的輸出端； 所述第一 NMOS晶體管(NM4)的源極接地，柵極被提供第三偏置電壓，漏極連接所述第二 NMOS晶體管(NM7)的 源極；所述第二 NMOS晶體管(NM7)的柵極被提供第四偏置電壓，漏極作為所述NMOS電流源的輸出端。
6.如權(quán)利要求2所述的軌到軌差分輸入電路，其特征在于，所述第三PMOS晶體管(PM5)的寬長(zhǎng)比是所述第四PMOS晶體管(PM6)的寬長(zhǎng)比的三倍，所述第五PMOS晶體管(PM8)的寬長(zhǎng)比是所述第六PMOS晶體管(PM9)的寬長(zhǎng)比的三倍；所述第三NMOS晶體管(匪5)的寬長(zhǎng)比是所述第四NMOS晶體管(NM6)的寬長(zhǎng)比的三倍，所述第五NMOS晶體管(NM8)的寬長(zhǎng)比是所述第六NMOS晶體管(NM9)的寬長(zhǎng)比的三倍。
7.如權(quán)利要求2所述的軌到軌差分輸入電路，其特征在于，所述NMOS開(kāi)關(guān)晶體管(匪3)的柵極被提供第五偏置電壓，所述PMOS開(kāi)關(guān)晶體管(PM3)的柵極被提供第六偏置電壓。
8.—種運(yùn)算放大器電路，其特征在于，包括: 如權(quán)利要求1~7任一項(xiàng)所述的軌到軌差分輸入電路；以及 輸出電 路。
【文檔編號(hào)】H03F1/30GK103973247SQ201410215814
【公開(kāi)日】2014年8月6日 申請(qǐng)日期:2014年5月20日 優(yōu)先權(quán)日:2014年5月20日
【發(fā)明者】謝加雄, 張寧, 馬騰飛 申請(qǐng)人:上海華力微電子有限公司