可變分頻器以及可變分頻方法
【專利摘要】本發(fā)明提供一雙緣觸發(fā)可變分頻器，其中包含一邏輯單元與一信號源。該邏輯單元包含并聯(lián)的升緣觸發(fā)單位延遲元件及降緣觸發(fā)單位延遲元件?；貞?yīng)于該邏輯單元提供的一輸入值，該信號源產(chǎn)生一脈沖。該邏輯單元根據(jù)該輸入值及一頻率控制字產(chǎn)生一后續(xù)輸入值。回應(yīng)于該脈沖，該邏輯單元將該后續(xù)輸入值傳遞至該信號源?；貞?yīng)于一時脈信號中的第一個脈沖的降緣，該時脈信號根據(jù)一多相位時脈信號被產(chǎn)生。借由疊代選擇信號，此程序產(chǎn)生的輸出頻率為fout＝N*fsrc/D，其中fsrc為輸入頻率，N為該多相位時脈信號的相位數(shù)量，D為以該頻率控制字表示的整數(shù)。
【專利說明】可變分頻器以及可變分頻方法

【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明與可變數(shù)字分頻技術(shù)相關(guān)。

【背景技術(shù)】
[0002]可變數(shù)字分頻是數(shù)字頻率合成中的重要技術(shù)，其優(yōu)點(diǎn)包含低功耗、高效率、低相位噪聲。可變分頻器是根據(jù)輸入頻率fin和關(guān)系式fwt = A*fin/B合成出多種輸出頻率，其中A為一固定整數(shù)，而B為一可變整數(shù)。實(shí)務(wù)上，可變分頻器能自一多相位(或稱N-相位)時脈信號中適當(dāng)?shù)剡x擇信號，以達(dá)到合成輸出頻率的目的?？晒┻x擇的信號和選擇方式都會影響輸出頻率f；ut。


【發(fā)明內(nèi)容】

[0003]本發(fā)明的一目的在于提供一低功耗、高效率、低相位噪聲的可變數(shù)字分頻器。根據(jù)本發(fā)明的可變數(shù)字分頻器利用一信號源產(chǎn)生對應(yīng)于一邏輯單元提供的一輸入值的時脈信號、利用該邏輯單元根據(jù)該輸入值與一頻率控制字產(chǎn)生一后續(xù)輸入值，并回應(yīng)于該時脈信號將該后續(xù)輸入值自該邏輯單元傳送至該信號源。更明確地說，此可變分頻器能于特定信號的單一時脈周期內(nèi)執(zhí)行兩次操作。第一次操作發(fā)生在脈沖升緣，其工作內(nèi)容為計算隨后將提供至可變分頻器的一信號的地址。第二次操作發(fā)生在脈沖降緣，其工作內(nèi)容為自一多相位(N-相位)時脈信號中選擇一后續(xù)信號。此選擇的依據(jù)為該頻率控制字及先前所選擇的信號。
[0004]本發(fā)明的另一目的在于提供一可變數(shù)字分頻器，其輸入/輸出頻率關(guān)系滿足fwt=N*fsrc/D，其中N為N-相位信號源的級數(shù)(可供選擇的信號數(shù)量)，D為范圍在I到N間的整數(shù)(亦為提供至可變數(shù)字分頻器的輸入)，其數(shù)值以一頻率控制字表示，而為輸入原始頻率。
[0005]根據(jù)本發(fā)明的可變數(shù)字分頻器的一種較佳應(yīng)用是做為一數(shù)字頻率合成器的中心合成元件，且為具有低相位噪聲特性的頻率產(chǎn)生元件。

【專利附圖】

【附圖說明】
[0006]為讓本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，以下結(jié)合附圖對本發(fā)明的【具體實(shí)施方式】作詳細(xì)說明，其中:
[0007]圖1呈現(xiàn)根據(jù)本發(fā)明的一實(shí)施例中的可變數(shù)字分頻器的功能方塊圖。
[0008]圖2呈現(xiàn)根據(jù)本發(fā)明的一實(shí)施例中的多相位信號源的功能方塊圖。
[0009]圖3呈現(xiàn)根據(jù)本發(fā)明的一實(shí)施例中的邏輯單元的功能方塊圖。
[0010]圖4㈧呈現(xiàn)包含AND門的一工作周期轉(zhuǎn)換回路范例；圖4(B)和圖4(C)為其信號時序范例。
[0011]圖4(D)呈現(xiàn)包含XOR門的一工作周期轉(zhuǎn)換回路范例；圖4(E)為其信號時序范例。
[0012]圖5和圖6分別呈現(xiàn)根據(jù)本發(fā)明的一實(shí)施例中的可變分頻器的信號時序范例。
[0013]圖7呈現(xiàn)根據(jù)本發(fā)明的一實(shí)施例中的數(shù)字分頻方法的流程圖。
[0014]圖中元件標(biāo)號說明:
[0015]100:可變分頻器101:頻率控制令源
[0016]110:邏輯單元120:N-相位信號源
[0017]220:N-相位信號源221:多工器
[0018]222:反相器301:三角-積分調(diào)制器
[0019]310:邏輯單元311:相加單元
[0020]312:升緣觸發(fā)單位延遲區(qū)塊313:降緣觸發(fā)單位延遲區(qū)塊
[0021]410:工作周期轉(zhuǎn)換回路420:延遲電路
[0022]430:邏輯電路S701?S799:流程步驟

【具體實(shí)施方式】
[0023]圖1為根據(jù)本發(fā)明的一實(shí)施例中的可變分頻器的功能方塊圖。如圖1所示，可變分頻器100包含邏輯單元110和N-相位信號源120。頻率控制字源101提供數(shù)據(jù)，例如一頻率控制字(FCW)，至邏輯單元110的一控制輸入端口。邏輯單元110的信號輸出端口是耦接至N-相位信號源120的一信號選擇輸入端口，而N-相位信號源120的一信號輸出端口是耦接至邏輯單元110的一信號輸入端口。邏輯單元110和N-相位信號源120構(gòu)成一反饋控制回路。頻率控制字源101、邏輯單元110和N-相位信號源120可通過數(shù)據(jù)線彼此連結(jié)。如圖1所示，可變分頻器100亦通過N-相位信號源120的一控制端口接收具有原始頻率fSix的一輸入信號?？勺兎诸l器100的輸出是N-相位信號源120輸出的信號之一,具有頻率f?t。
[0024]一般而言，可變分頻器100可為包含一信號源及一邏輯單元的任何裝置。該信號源用以產(chǎn)生對應(yīng)于一輸入值的一時脈信號。回應(yīng)于該時脈信號，該邏輯單元傳送一后續(xù)輸入值至該信號源。該后續(xù)輸入值與該輸入值及該頻率控制字相關(guān)。
[0025]頻率控制字源101可為能產(chǎn)生一頻率控制字FCW的任何裝置。舉例而言，頻率控制字源101可產(chǎn)生一個十六進(jìn)位制字串，以表示可變分頻器100將產(chǎn)生的目標(biāo)輸出頻率fwt。于一較佳實(shí)施例中，F(xiàn)CW表示一偏移值，用來與一目前信號地址相加，細(xì)節(jié)容后詳述。于一實(shí)施例中，fout為一整數(shù)D的函數(shù)，D的數(shù)值是直接或間接由頻率控制字FCW表示。在這個情況下，頻率控制字源101可被視為等效于數(shù)值D的提供者，如圖1所示。
[0026]邏輯單元110可為能執(zhí)行下列功能的任何硬件及/或軟件:自頻率控制字源101接收頻率控制字FCW、接收一輸入時脈信號比特串BS2,以及根據(jù)頻率控制字FCW和輸入比特串BS2產(chǎn)生一合適的指令比特串BS115指令比特串BS1可被提供至N-相位信號源120的信號輸入端口。實(shí)務(wù)上，BS1可為提供至N-相位信號源120的一指令，用以令N-相位信號源120依頻率控制字FCW所指出的的順序選擇并輸出后續(xù)信號BS2。
[0027]N-相位信號源120可為能選擇性地輸出一個或多個時脈信號比特串的任何裝置。各個時脈信號比特串分別為N個相位延遲后信號的一個信號。這些相位延遲后信號是借由延遲具有原始頻率的輸入信號所產(chǎn)生。于一實(shí)施例中，N-相位信號源120將具有原始頻率fSM的輸入信號提供至串聯(lián)的N個反相器。每一反相器各自貢獻(xiàn)(360/N)。的相位延遲。各反相器的輸出被連接至一多工器。
[0028]可變分頻器100的輸出頻率f；ut可由下列因素決定:原始頻率fSM、頻率控制字FCW(或稱整數(shù)D)、整數(shù)N。整數(shù)N與可變分頻器100的硬件特性相關(guān)。于一實(shí)施例中，N用以指出N-相位信號源120能提供的相位延遲后信號數(shù)量。頻率控制字FCW能代表一序列，其中包含一子集合，對應(yīng)于一個或多個N-相位信號源120提供的時脈信號比特串。于一較佳實(shí)施例中，N = 64。
[0029]頻率控制字源101首先產(chǎn)生頻率控制字FCW，并將頻率控制字FCW傳送至邏輯單元110。頻率控制字FCW與一第一時脈信號比特串BS2被分別提供至邏輯單元110的控制輸入端口和信號輸入端口。接著，在第一個(目前的)時脈信號比特串BS2的第一個脈沖期間，邏輯單元110計算一后續(xù)輸入值。當(dāng)?shù)谝粋€(目前的)時脈信號比特串BS2的第一個脈沖結(jié)束時，邏輯單元110決定序列中的第二個(后續(xù)的)時脈信號比特串BS2，并傳送一指令BS1至N-相位信號源120，以產(chǎn)生第二個(后續(xù)的)時脈信號比特串BS2。根據(jù)施于FCW和先前比特串BS2的運(yùn)算結(jié)果，邏輯單元110會連續(xù)地根據(jù)FCW選擇新的信號BS2。
[0030]在這個過程中，當(dāng)先前信號(舊的BS2)的降緣發(fā)生時，每一個自N-相位信號源120選擇新的信號bs2。也就是說，于其先前信號BS2的第一個脈沖出現(xiàn)之后，各后續(xù)信號隨即被采用。因此，各信號BS2僅貢獻(xiàn)一個“脈沖前”相位延遲，其后跟隨著后續(xù)輸出信號的一脈沖。在該輸出信號的脈沖之后，先前一個信號BS2立即被新出現(xiàn)的信號BS2截斷。這些脈沖和“脈沖前”延遲于輸出端的累積結(jié)果，在時間上被適當(dāng)?shù)胤峙洌蚨x了具有特定頻率的一個新信號。此特定頻率為可變分頻器的輸出頻率f；ut。此程序是由反復(fù)地計算和選擇比特串所組成，因此邏輯單元110和N-相位信號源120間建立了一個數(shù)字反饋回路。
[0031]圖2進(jìn)一步呈現(xiàn)一 N-相位信號源的細(xì)節(jié)。N-相位信號源220包含一多工器221和N個串聯(lián)的反相器222。如圖2所示，此鏈結(jié)中的各反相器可分別貢獻(xiàn)相位延遲量φ，其中φ= 360° /N。各輸出也分別被尋址。如上所述，指令比特串BS1由邏輯單元110疊代決定。一般而言，BS1可為任何能控制N-相位信號源220輸出更新后信號BS2的指令。于一較佳實(shí)施例中，BS1為后續(xù)信號的地址且N = 64。
[0032]當(dāng)N = 64，頻率控制字FCW所表示的一范例序列可對應(yīng)于令第32個信號和第64個信號被交替提供至輸出端，也就是于fSTC的單一周期內(nèi)產(chǎn)生兩個循環(huán)，因而使f；ut = 2*f_。假設(shè)相位延遲元件(反相器)被編址為具有地址I?64，或等效于二進(jìn)制的000000 (O)至111111 (63)，選擇第 32 個信號和第 64 個信號將使得 BS1 = {011111,111111} = {31，63}。此為N-相位信號源220依合適的順序產(chǎn)生正確的輸出信號的一范例序列。在更復(fù)雜的序列中，BS1可包含更多個數(shù)值，例如{8，16，24，32...,64} (8個不同的地址)或{1,2,3...，64} (64個不同的地址)ο
[0033]圖3進(jìn)一步呈現(xiàn)一邏輯單元310的細(xì)節(jié)。邏輯單元310包含一相加單元311、一第二電路單元(或稱為升緣觸發(fā)單位延遲區(qū)塊)312，以及一第一電路單元(或稱為降緣觸發(fā)單位延遲區(qū)塊)313。邏輯單元310亦可額外包含一三角-積分調(diào)制器301。于一實(shí)施例中這些單位延遲區(qū)塊為單純的觸發(fā)器。
[0034]邏輯單元310的功能為在目前(或稱“第一”)時脈信號的單一脈沖內(nèi)執(zhí)行兩次操作。第一次操作為計算一后續(xù)輸入值(或稱“第三”時脈信號)，并將此后續(xù)輸入值存入第二電路單元(升緣觸發(fā)觸發(fā)器)312。稱此后續(xù)輸入值為“第三”信號的原因在于，相對于目前的輸入值(“第一”時脈信號)，此后續(xù)輸入值為第三輸入值。接著，第一時脈信號的第一個脈沖的降緣發(fā)生后，邏輯單元310選擇一新的輸入值(或稱“第二”時脈信號)。此信號被選擇后將立即變?yōu)檫壿媶卧?10的目前輸入值。因此，邏輯單元310會計算并選擇它本身的下一個輸入(等同于N-相位信號源220的下一個輸出BS2)。因此，緊接在任何信號BS2的一特定脈沖后，后續(xù)信號將已被選擇，而新的后續(xù)信號已被計算出來并暫時儲存于升緣觸發(fā)觸發(fā)器312內(nèi)。
[0035]用以產(chǎn)生輸入值(“第二”時脈信號)的指令被疊代地發(fā)送給N-相位信號源220，做為指令比特串BS115在根據(jù)前一 BS2完成各第一時脈信號的時候，N-相位信號源220產(chǎn)生輸入值(“第二”時脈信號)bs2。
[0036]邏輯單元310的一特色在于，輸入的比特串信號BS2與升緣單位延遲312和降緣單位延遲313的觸發(fā)相牽連。不同于許多于單一時脈內(nèi)僅執(zhí)行單一操作的現(xiàn)存序列式邏輯電路，比特串BS2的單一脈沖足以執(zhí)行兩次操作:第一次操作由升緣觸發(fā)單位延遲元件312在BS2的升緣執(zhí)行，第二次操作由降緣觸發(fā)單位延遲元件313在BS2的降緣執(zhí)行。
[0037]邏輯單元310的操作詳述于下，請參照圖3中的邏輯節(jié)點(diǎn)1-1V。信號BS2(O)?BS2(3)代表于時間點(diǎn)t = Othro到t = 3提供至邏輯單元310的信號序列。由于邏輯單元310為一序列式邏輯電路，其輸出與其先前輸入相關(guān)。因此，此范例假設(shè)第一信號BS2 (O)先前已經(jīng)發(fā)生，并被提供至相加單元311進(jìn)行將BS2 (O)和FCW相加的計算，其計算結(jié)果為信號BS2 (2)的地址。也就是說，在信號BS2(I)抵達(dá)邏輯單元310之前，BS2 (2)的地址已經(jīng)被寫入(儲存于)邏輯節(jié)點(diǎn)II。
[0038]在操作的一開始，信號BS2(I)的升緣觸發(fā)了升緣觸發(fā)單位延遲元件312，令其將信號BS2 (2)的地址自節(jié)點(diǎn)II傳遞至節(jié)點(diǎn)III。在BS2(I)的升緣之后、降緣之前(亦即脈沖期間)，節(jié)點(diǎn)III的BS2 (2)的地址也被反饋至相加單元311，以與FCW結(jié)合并產(chǎn)生出信號BS2(3)的地址。信號BSJ3)的地址是儲存于節(jié)點(diǎn)II。在信號BSJl)的脈沖的結(jié)尾，信號BS2(I)的脈沖降緣會觸發(fā)降緣觸發(fā)單位延遲元件313，而BS2 (2)的地址自節(jié)點(diǎn)III被傳遞至節(jié)點(diǎn)IV，對N-相位信號源220而言即為BS115此指令將使N-相位信號源220產(chǎn)生下一個信號BS2 (2)。在BS2(2)抵達(dá)邏輯單元310前，BS2 (3)的地址已經(jīng)儲存在節(jié)點(diǎn)II。如先前所述，在這次疊代結(jié)束時，該系統(tǒng)是處于與開始時相同的狀態(tài)，準(zhǔn)備好重復(fù)進(jìn)行下次的程序。
[0039]在以上描述中，調(diào)整于N-相位信號源120的控制端口的原始頻率仁,。的工作周期可能是必要或較佳的，以允許BS2(I)的降緣發(fā)生后有較長的時間。也就是說，若延遲BS2(2)的升緣的出現(xiàn)，能允許多工器221有較長的時間將BS2 (2)傳送至邏輯單元310的輸入端。在這個情況下，如圖4(A)和圖4(D)所繪示的簡單的工作周期轉(zhuǎn)換回路410能產(chǎn)生一個新的頻率fsrcNEW，其工作周期不同于頻率fSM。
[0040]如本發(fā)明所屬【技術(shù)領(lǐng)域】中普通技術(shù)人員所知，工作周期轉(zhuǎn)換回路410是產(chǎn)生的一延遲后信號，在圖4(A)和圖4(D)中標(biāo)示為gSTC的延遲后信號是借由將fSM提供至延遲電路420而產(chǎn)生。延遲電路420可為任何能恰當(dāng)制造延遲的電路，例如一反相器鏈。
和gs,。隨后被提供至邏輯電路430，例如圖4(A)所示的AND門或圖4(D)所示的XOR門，以產(chǎn)生目標(biāo)輸出。圖4(B)?圖4(C)和圖4(E)呈現(xiàn)工作周期轉(zhuǎn)換回路410的輸入和輸出信號的范例。
[0041]在以上范例中，信號BS2(t)負(fù)責(zé)建立N-相位信號源220的輸出信號fwt(也是邏輯單元310的輸入信號)，細(xì)節(jié)容后詳述。信號BS2(t)亦負(fù)責(zé)保持系統(tǒng)的時序同步。另一方面，頻率控制字FCW不具有時間或同步成分，僅單純?yōu)橐唤y(tǒng)計清單(或統(tǒng)計值)，貢獻(xiàn)適當(dāng)?shù)谋忍卮料嗉訂卧?11。相加單元311根據(jù)信號BS2 (t)產(chǎn)生信號BS2(t+2)的地址。在前述范例中，F(xiàn)CW和BS2(Q)產(chǎn)生了信號BSJ2)的地址，F(xiàn)CW和BSjl)則產(chǎn)生了信號BS2?的地址。因此，F(xiàn)CW可被視為一個簡單的地址清單(或序列)，被依序提供至輸出端。
[0042]如先前所述，只有脈沖之前的相位延遲被加成至輸出信號，信號BS2 (t)的脈沖于輸出端被逐步串連起來。此程序是由升緣觸發(fā)單位延遲元件312和降緣觸發(fā)單位延遲元件313完成，也就是于升緣發(fā)生時執(zhí)行一信號地址計算、于降緣發(fā)生時執(zhí)行一后續(xù)信號選擇。于一先前脈沖的結(jié)尾，更新后信號BS2(t+l)被立即提供至輸出端；無論跟隨在先前脈沖后的相位延遲為何都已無關(guān)緊要。借由截斷脈沖后相位延遲，串連起多個相位延遲后fSTC信號的脈沖前延遲和脈沖，即使每個信號各自具有以其各種信號特征(脈沖前相位延遲、脈沖、脈沖后相位延遲)定義出的頻率fSM，輸出頻率可能更高許多。這種做法可產(chǎn)生一脈沖鏈，具有遠(yuǎn)高于fSTC的凈頻率，容后詳述。
[0043]除了將f；ut描述為BS2(t)的函數(shù)(亦即時間的函數(shù))，另一種方式是定義BS2(q>)，其中φ為0°和360°間的某相位角。更明確地說，φ代表fSr。的周期中出現(xiàn)脈沖的相位角。于一實(shí)施例中，N = 64，意指該N-相位信號源提供的每個連續(xù)信號的脈沖與其相鄰信號的脈沖存在相位差360° /64 = 5.625°。該N-相位信號源所能提供的信號的相位角為此基礎(chǔ)相位角的倍數(shù)，BS2(q>)可能為 BS2 (5.625° )，BS2 (I 1.25。)...BS2 (η*5.625° )，η為I?64間的一整數(shù)。因此，BS2 ( φ )可被寫為BS2 ( φη ),更清楚地指出了 φ為η的函數(shù)。
[0044]值得注意的是，上述關(guān)系要求信號BS2 ( φη )中各脈沖的脈沖寬度小于相鄰信號間的最小相位角(5.625° )。此為后續(xù)范例的假設(shè)，但如隨后將說明的，并非必要條件。舉例而言，90°的脈沖寬度(等效于25%的工作周期)若起始于φ= 5.625°，將結(jié)束于φ =95.625°。因此，后續(xù)信號BS2((pn?t.)不能為相位奶?tPn中的任一個，以避免后續(xù)信號的升緣出現(xiàn)在先前信號的降緣之前。下一個可用信號為叭8，亦即BS2(101.25° )。因此，當(dāng)信號脈沖變寬，最大可能輸出頻率會降低。
[0045]以下將介紹根據(jù)FCW來選擇信號BS2( ^pn)的范例。一種可能的目標(biāo)輸出頻率為可變分頻器100的最低可能輸出頻率。假設(shè)該N-相位信號源首先任意選擇輸出信號BS2 (135° ) (η = 24)。若欲產(chǎn)生最低可能頻率，一后續(xù)信號BS2 ( φη )應(yīng)被選擇為在下一個脈沖前制造最長的延遲，也就是“重新選擇”同一信號BS2 (135° )的地址。能被證明的是，其他各個信號(η = 25?64和η = I?23)所提供的脈沖都會早于原信號(η = 24)本身的脈沖。因此，可變分頻器100的最低可能頻率輸出為:
[0046]fout.min = fsrc°⑴
[0047]要表示此單一信號序列，F(xiàn)Cff可直接被編碼為信號η = 24的地址。假設(shè)η介于O到63之間，在二進(jìn)制中FCW = 0010111，在十六進(jìn)制中FCW = 0017。然而，一種較佳的FCW表示法為可與目前地址相加的數(shù)值。利用模數(shù)加法(modulo addit1n), η = 24與η =(24+64)對應(yīng)于相同信號。此為更有效率的等差數(shù)列(arithmetic progress1n)表示法；無論產(chǎn)生一輸出需要有多少地址/序列元素，其間的距離皆保持為固定。
[0048]做為另一范例，目標(biāo)輸出頻率可為可變分頻器100的最高可能輸出頻率。在這個情況中，最相近的后續(xù)信號BS (φη)能在先前脈沖之后提供最小相位延遲量?？衫斫獾氖牵瑸樾盘朆S2(φη)選擇BS2(ψη+i)做為bs2( q)next)能產(chǎn)生最大可能輸出頻率。也就是說，對一特定信號BS2(112.5° ) (η = 20)而言，借由選擇BS2(118.125° ) (η = 21)做為后續(xù)信號，可提供最短延遲。相似地，此信號之后續(xù)信號應(yīng)為η = 22，依此類推。
[0049]由前述范例可看出，借由選擇連續(xù)的信號BS2 (.φη ),令η逐次加一，每個數(shù)值η都會對輸出頻率貢獻(xiàn)一個脈沖。也就是說，在一個0°?360°的周期中，脈沖會出現(xiàn)在5.625。>11.25°...、360。。由于η的范圍在I到N之間，的單一周期中總共會有N個脈沖，在數(shù)學(xué)上表示為:
[0050]fout,fflax = N*fsrc。 (2)
[0051]這是可變分頻器100所能提供的最高輸出頻率。
[0052]如先前所述，有多種方法表示FCW中的序列，并可結(jié)合適當(dāng)?shù)慕獯a電路對FCW和BS2施以操作:0 (FCW，BS2) = BS1，其中BS1是該64個可能地址中的一個地址。FCW可被編碼為循環(huán)式地重復(fù)各信號的地址，亦即以十六進(jìn)制表示的FCW=...0504030201003F3E3D...。第二可能性是將FCW編碼為指出狀態(tài)的轉(zhuǎn)換。此編碼方案通常被稱為不歸零法(non-return to zero, NRZ),亦即以〃1〃表示狀態(tài)改變O — I和I — 0，以"O"表示無狀態(tài)改變。舉例而言，前述范例中連續(xù)多個具有等長“啟動”和“關(guān)閉”時間的脈沖可表示為FCff = 101000101000...( 二進(jìn)制)。
[0053]然而如先前所述，F(xiàn)CW的較佳編碼方式為一個二進(jìn)制偏移值，用以與目前信號的地址相加。如圖3所示，于節(jié)點(diǎn)III與地址相加的此數(shù)值會產(chǎn)生出正確的地址，提供給N-相位信號源220,并會自動執(zhí)行必要的模數(shù)加法(modulo addit1n)。
[0054]舉例而言，假設(shè)希望產(chǎn)生目標(biāo)輸出頻率f；ut = 4*fsrc(N = 64)，則需要讓fSTC的一次循環(huán)內(nèi)出現(xiàn)等間隔的四個脈沖，也就是兩兩相鄰的脈沖間分隔了 64/4= 16個信號。因此，F(xiàn)CW= 16(十進(jìn)制)=010000( 二進(jìn)制)。此頻率可利用下列地址序列:{16，32，48，64，
16...}任意地產(chǎn)生。于二進(jìn)制中，此序列為{010000，100000，110000，000000，010000...}。
[0055]請再次參閱圖3，以下利用“信號一地址”表示信號及其地址。如同前一范例，假設(shè)在第一個脈沖BS2⑴一010000抵達(dá)前，根據(jù)先前脈沖BS2 (0) — 000000產(chǎn)生的第二信號BS2 (2) — 100000已儲存于節(jié)點(diǎn)II。當(dāng)BS2 (I) — 010000的脈沖升緣到達(dá)時，BS2 (2) — 100000自節(jié)點(diǎn)II被移動至節(jié)點(diǎn)III。在該脈沖期間，相加單元312將BS2 (2)和FCW相加。也就是說，BS2 (2) — 100000+FCW (010000) = BS2 (3) — 110000 目前被儲存于節(jié)點(diǎn) II。當(dāng)BS2(I) —010000的脈沖降緣發(fā)生時，信號BS2 (2) — 100000自節(jié)點(diǎn)III移動至節(jié)點(diǎn)IV，并且被傳送至N-相位信號源220，進(jìn)而產(chǎn)生BS2 (2) — 100000，做為一輸入。在BS2 (2) — 100000抵達(dá)邏輯單元310前，信號BS2 (3) — 110000已經(jīng)儲存于節(jié)點(diǎn)II。
[0056]值得注意的是，在下一次疊代中，信號BS2(3) — 110000會與FCW(010000)相加，以產(chǎn)生BS2(3) - 110000+FCW(010000) = BS2(4) — 1000000。然而，由于僅提供六比特的空間，I被舍棄，因此BS2 (4) — 000000。
[0057]借由利用前述程序，可變分頻器100可被用以根據(jù)FCW指定的信號序列產(chǎn)生fSTC和N*fSM間的頻率。一種表示此關(guān)系的方式為:
[0058]fout = N*fsrc/D。 (3)
[0059]由式(3)可看出，式⑴和式⑵所定義的最小和最大輸出頻率分別發(fā)生在D =N和D= I時。由以上討論可看出，f；ut亦可對應(yīng)于其余數(shù)值，也就是D = 2，...N-1。更明確地說，若FCW如上所述被編碼為與先前信號BS2的地址相加的偏移值，則FCW直接為D ( 二進(jìn)制)。舉例而言，對輸出頻率 fout = 16*fsrc 而言，N*fsrc/D = (64/4)*fsr。，令 D = FCff =4(十進(jìn)制)=0100( 二進(jìn)制)即可產(chǎn)生該目標(biāo)輸出頻率。
[0060]如先前所述，針對特定頻率采用整數(shù)除法的好處之一在于，信號的相位噪聲會被減少。舉例而言，在N*fSM的情況中降低20Log(D)。
[0061]如先前所述，D是由頻率控制字FCW決定，但fSM的工作周期在實(shí)務(wù)上為D設(shè)定了數(shù)值下限。可清楚看出，該工作周期和數(shù)值D滿足下列不等式:
[0062]N* 工作周期)〈[D]d=整數(shù) (4)
[0063]因此，若工作周期為25%, D的最小值為17。于一較佳實(shí)施例中，D被選為高于此下限的數(shù)值，例如24。
[0064]可變分頻器100的另一特性為能利用隨著時間改變的多個整數(shù)值來模擬非整數(shù)值的D。舉例而言，借由設(shè)定49個周期的D = 30和I個周期的D = 31，D可大致等于30.02。此信息可被完全揭露于單一 FCW中，亦可通過連續(xù)傳遞內(nèi)容不同的FCW來達(dá)成(各次FCW分別代表單一數(shù)值D)。模擬分?jǐn)?shù)值的能力使得可變分頻器100成為一分?jǐn)?shù)型可變分頻器。
[0065]如先前所述，根據(jù)本發(fā)明的可變數(shù)字分頻器的一種較佳應(yīng)用是做為一數(shù)字頻率合成器的中心合成元件，且為具有低相位噪聲特性的頻率產(chǎn)生元件。一較佳數(shù)字頻率合成器實(shí)施范例可見于美國第13/875，829號專利申請案，該案于此并列為參考數(shù)據(jù)。
[0066]圖5呈現(xiàn)一個可能的序列的簡化后范例。假設(shè)N = 12,D = 8。于此范例中，頻率fsrc = 4Hz (對應(yīng)于圖5中的四個周期)。也就是說，就特定的相位延遲后信號ph_l而言，圖5呈現(xiàn)四次重復(fù)的(1，0)循環(huán)。信號ph_0?ph_ll各自的工作周期為50% (等長的“啟動”和“關(guān)閉”脈沖時間)。根據(jù)此信息，式(4)可推論出D>6。此外，式(3)可推論出輸出頻率fout = N*fsrc/D = 12*4/8 = 6Hz ;由圖5可看出fout有六次重復(fù)的(1,0)循環(huán)。
[0067]更重要地，圖5呈現(xiàn)了在該疊代程序中，各后續(xù)輸入值(第三時脈信號)是于各個目前(第一)時脈信號的第一個脈沖期間被計算，且各輸入值(第二時脈信號)是回應(yīng)于各個目前(第一)時脈信號的第一個脈沖的降緣被選擇。
[0068]舉例而言，從圖5頂端的信號ph_0開始，根據(jù)箭頭可看出輸入值(第二時脈信號)將為信號Ph_8，而后續(xù)輸入值(第三時脈信號)將為信號ph_4(隨后此序列再次重復(fù))。如圖5所示，信號ph_0的升緣觸發(fā)了后續(xù)輸入值(第三時脈信號)的計算。在圖5中，此計算被標(biāo)示為"CALC EDGE = ph_4〃，并且是發(fā)生于信號ph_0的第一個脈沖期間，與先前的介紹相符。接著，回應(yīng)于目前(第一)時脈信號ph_0的降緣，輸入值(第二時脈信號)被選擇。此程序在圖5中被標(biāo)示為"SELECT EDGE = ph_8"，亦與先前的介紹相符。整個程序隨后會重復(fù)。此時，信號ph_8為目前(第一)時脈信號，信號ph_4為輸入值(第二時脈信號)，而信號ph_0為后續(xù)輸入值(第三時脈信號)。
[0069]產(chǎn)生圖5中的輸出fOTt的電路為一可變分頻器范例。該可變分頻器產(chǎn)生一時脈信號；該時脈信號對應(yīng)于一信號源提供的一輸入值。該可變分頻器并利用一邏輯單元根據(jù)一輸入值與一頻率控制字產(chǎn)生一后續(xù)輸入值?；貞?yīng)于該時脈信號，該后續(xù)輸入值自該邏輯單元被傳送至該信號源。
[0070]此外，由圖5的范例亦可看出，信號工作周期(于此范例中為50%)可能會限制可變分頻器100所能提供的可能輸出頻率。由于此效應(yīng)的關(guān)系，限制時脈信號工作周期低于50%是很重要的，以25%為較佳選擇。
[0071]圖6呈現(xiàn)本發(fā)明的一較佳實(shí)施例中的可變分頻器100的信號時序圖。于此范例中，信號的工作周期為25%。D和FCW仍各自為8 (可根據(jù)信號間隔推論得出)，但D的最小值限制條件將變?yōu)?5% *12 = 3〈D，表示Dmin = 4。
[0072]圖7呈現(xiàn)一可變分頻程序600的流程圖。步驟S701為開始步驟。在步驟S710中，對應(yīng)于邏輯單元110提供的一輸入值，信號源220產(chǎn)生一時脈信號。該時脈信號成為邏輯單元110的目前輸入。
[0073]在步驟S720中，根據(jù)儲存于第一電路單元(降緣觸發(fā)觸發(fā)器313)的該輸入值以及外部提供的一個頻率控制字，邏輯單元110產(chǎn)生一后續(xù)輸入值。該后續(xù)輸入值被儲存至第二電路單元(升緣觸發(fā)觸發(fā)器312)。
[0074]在步驟S730中，回應(yīng)于該目前時脈信號，該后續(xù)輸入值自邏輯單元110被傳送至該信號源。信號源220隨后產(chǎn)生適當(dāng)?shù)母潞髸r脈信號。
[0075]步驟S799為結(jié)束目前疊代。此時，可變分頻器100準(zhǔn)備好開始新的一次疊代，處理產(chǎn)生目標(biāo)輸出頻率f；ut所需要的后續(xù)信號序列。
[0076]雖然本發(fā)明已以較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的修改和完善，因此本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求書所界定的為準(zhǔn)。
【權(quán)利要求】
1.一種可變分頻器，包含: 一信號源，用以產(chǎn)生對應(yīng)于一輸入值的一時脈信號；以及 一邏輯單元，用以回應(yīng)于該時脈信號而傳送一后續(xù)輸入值至該信號源，其中該后續(xù)輸入值是根據(jù)該輸入值與一頻率控制字所產(chǎn)生。
2.如權(quán)利要求1所述的可變分頻器，進(jìn)一步包含: 一第一電路單元與一第二電路單元，分別儲存該輸入值與該后續(xù)輸入值，該第二電路單元耦接至該第一電路單元，使該后續(xù)輸入值能被傳送至該第一電路單元以成為該輸入值。
3.如權(quán)利要求2所述的可變分頻器，進(jìn)一步包含: 一相加單元，耦接于該第一電路單元及該第二電路單元間，用以將該頻率控制字與該輸入值相加以輸出該后續(xù)輸入值至該第二電路單元。
4.如權(quán)利要求2所述的可變分頻器，其特征在于，該第一電路單元為一降緣觸發(fā)觸發(fā)器，該第二電路單元為一升緣觸發(fā)觸發(fā)器。
5.如權(quán)利要求2所述的可變分頻器，其特征在于，該第一電路單元和該第二電路單元自該信號源接收該時脈信號。
6.如權(quán)利要求4所述的可變分頻器，其特征在于，該時脈信號包含一升緣與一降緣，因此回應(yīng)于該時脈信號的該升緣，該第一電路單元中的該輸入值變?yōu)樵摵罄m(xù)輸入值，且該第二電路單元中的該后續(xù)輸入值變?yōu)樵摵罄m(xù)輸入值與該頻率控制字的結(jié)和，而回應(yīng)于該時脈信號的該降緣，該第一電路單元的該輸入值被傳送至該信號源。
7.如權(quán)利要求1所述的可變分頻器，其特征在于，該信號源進(jìn)一步包含: 一多工器，根據(jù)接收自該邏輯單元的該輸入值以選擇多個相位延遲后時脈信號其中之一，并輸出被選出的該相位延遲后時脈信號作為該多工器的一輸出。
8.如權(quán)利要求7所述的可變分頻器，其特征在于，該多工器的該輸出為該信號源的該時脈信號。
9.如權(quán)利要求7所述的可變分頻器，其特征在于，該多工器的該輸出為該可變分頻器的一輸出頻率f；ut = N*f_/D，其中fSM為一時脈信號頻率，N為該多個相位延遲后時脈信號的數(shù)量，D為由該頻率控制字表示的一整數(shù)。
10.如權(quán)利要求7所述的可變分頻器，其特征在于，該多個相位延遲后時脈信號是借由使一初始時脈信號通過N個相位延遲元件所組成的一串聯(lián)鏈所產(chǎn)生，該初始時脈信號具有頻率fsrc。
11.一種可變分頻方法，包含: 對應(yīng)于一輸入值，產(chǎn)生一時脈信號； 根據(jù)該輸入值與一頻率控制字，計算一后續(xù)輸入值；以及 產(chǎn)生對應(yīng)于該后續(xù)輸入值的一后續(xù)時脈信號。
12.如權(quán)利要求11所述的方法，進(jìn)一步包含: 儲存該輸入值至一第一電路單元，并儲存該后續(xù)輸入值至一第二電路單元，其中該第一電路單元和第二電路單元彼此相耦接；以及 傳送該后續(xù)輸入值至該第一電路單元，成為該輸入值。
13.如權(quán)利要求12所述的方法，進(jìn)一步包含: 于一相加單元中將該頻率控制字與該輸入值相加，該相加單元是耦接于該第一電路單元與該第二電路單元間；以及 傳送該頻率控制字與該輸入值的相加結(jié)果至該第二電路單元，做為該后續(xù)輸入值。
14.如權(quán)利要求13所述的方法，進(jìn)一步包含: 分別于該第一電路單元和第二電路單元自一信號源接收該時脈信號。
15.如權(quán)利要求12所述的方法，進(jìn)一步包含: 回應(yīng)于該時脈信號的一升緣，以該第二電路單元提供的該后續(xù)輸入值覆寫該第一電路單元中的該輸入值； 回應(yīng)于該時脈信號的一升緣，以該后續(xù)輸入值與該頻率控制字的結(jié)和覆寫該第二電路單元中的該后續(xù)輸入值；以及 回應(yīng)于該時脈信號的一降緣，傳送該第一電路單元中的該輸入值至一信號源。
16.如權(quán)利要求12所述的方法，進(jìn)一步包含: 根據(jù)該輸入值，自多個相位延遲后時脈信號中選擇一相位延遲后時脈信號；以及 輸出被選出的該相位延遲后時脈信號。
17.如權(quán)利要求16所述的方法，進(jìn)一步包含: 疊代地輸出一連串被選擇的相位延遲后時脈信號，以產(chǎn)生一輸出頻率fwt = N*fsrc/D,其中為一時脈信號頻率，N為該多個相位延遲后時脈信號的數(shù)量，D為由該頻率控制字表示的一整數(shù)。
18.—種可變分頻器,包含: 一邏輯單元，用以接收一頻率控制字與一第一時脈信號，并輸出一輸入值，該邏輯單元包含: 一第一單位延遲元件， 一第二單位延遲元件，以及 一相加單元，耦接于該第一單位延遲元件與該第二單位延遲元件間；以及 一信號源，用以接收該輸入值并輸出一第二時脈信號，該信號源包含: 一時脈信號產(chǎn)生器，用以產(chǎn)生多個時脈信號，以及 一多工器，稱接至該時脈信號產(chǎn)生器，用以回應(yīng)于該輸入值，自該多個時脈信號選擇一時脈信號，并輸出被選擇的該時脈信號，做為該第二時脈信號。
19.如權(quán)利要求18所述的可變分頻器，其特征在于: 該第一單位延遲元件為一升緣觸發(fā)觸發(fā)器； 該第二單位延遲元件為一降緣觸發(fā)觸發(fā)器； 該相加單元具有一頻率控制字接收端，且耦接于該第一單位延遲元件與該第二單位延遲元件間；以及 一三角-積分調(diào)制器，耦接于該頻率控制字接收端和該相加單元之間。
20.如權(quán)利要求18所述的可變分頻器，其特征在于，該時脈信號產(chǎn)生器借由令一原始頻率信號通過多個反相器構(gòu)成的一串聯(lián)鏈以產(chǎn)生該多個時脈信號，各反相器的輸出分別耦接至該多工器的一輸入。
【文檔編號】H03L7/18GK104135281SQ201410181769
【公開日】2014年11月5日 申請日期:2014年4月30日 優(yōu)先權(quán)日:2013年5月2日
【發(fā)明者】胡拉姆·穆罕默德, 洪志銘 申請人:晨星半導(dǎo)體股份有限公司