50%占空比時鐘產(chǎn)生電路的制作方法
【專利摘要】本發(fā)明提供一種50%占空比時鐘產(chǎn)生電路，涉及數(shù)?；旌霞呻娐吩O(shè)計領(lǐng)域。該電路包括：低噪聲放大緩沖電路及占空比調(diào)制電路，所述低噪聲放大緩沖電路，用于對外部輸入的差分時鐘信號進行放大處理，生成單端時鐘信號，并輸出給所述占空比調(diào)制電路；所述占空比調(diào)制電路，用于對所述單端時鐘信號的占空比進行調(diào)制，產(chǎn)生占空比為50%的時鐘信號。該電路通過低噪聲放大緩沖電路將差分時鐘信號轉(zhuǎn)換成單端時鐘信號，并對所述單端時鐘信號的占空比進行調(diào)制，產(chǎn)生占空比為50%的時鐘信號，減小了模數(shù)轉(zhuǎn)換電路中采樣保持電路的設(shè)計難度和功耗，提高了模數(shù)轉(zhuǎn)換量化器的信噪比（SNR）和無雜波動態(tài)范圍（SFDR）。
【專利說明】50%占空比時鐘產(chǎn)生電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及數(shù)?；旌霞呻娐吩O(shè)計領(lǐng)域，特別涉及一種50%占空比時鐘產(chǎn)生電 路。

【背景技術(shù)】
[0002] 隨著互補金屬氧化物半導(dǎo)體（CMOS)技術(shù)的不斷發(fā)展和尺寸不斷縮小，人們對高速 高精度高集成度的集成電路的需求迅速增長。但是，集成電路模塊之間的同步成為高性能 系統(tǒng)的瓶頸之一。在這些系統(tǒng)中，信噪比是系統(tǒng)性能好壞的重要衡量標準之一。時鐘電路 中的噪聲會傳輸?shù)秸麄€系統(tǒng)中，從而影響整個系統(tǒng)的信噪比，甚至影響整個系統(tǒng)的性能。同 時，對于高性能的模數(shù)轉(zhuǎn)換器而言，對其中的量化器的建立時間要求更高，由于量化器中的 電路是兩相交替工作的，因此要控制量化器工作的兩相不交疊時鐘具有相同的脈沖寬度， 以優(yōu)化整個量化器的工作速度。
[0003] 現(xiàn)代的無線通信設(shè)備和數(shù)字系統(tǒng)中的穩(wěn)定的時鐘產(chǎn)生電路廣泛的采用鎖相環(huán) (PLL)的技術(shù)。但是，相比于鎖相環(huán)技術(shù)，延遲鎖相環(huán)技術(shù)（DLL)具有更好的穩(wěn)定性和更低 的時鐘抖動，以及與數(shù)字電路具有更好的集成性，被廣泛應(yīng)用于各種系統(tǒng)的時鐘穩(wěn)定電路。
[0004] 如圖1所示，傳統(tǒng)的DLL主要包括四個模塊：鑒相器（PD)、電荷泵（CP)、環(huán)路濾波 器（LPF)和壓控延遲線（V⑶L)。圖1中CLKIN是輸入?yún)⒖紩r鐘，CLK0UT是占空比經(jīng)過調(diào)整 后的輸出時鐘，即占空比為50%的時鐘信號。其中，R、C1、C2構(gòu)成環(huán)路濾波器。
[0005] 圖1中，壓控延遲線由一系列電壓控制的延時單元級聯(lián)組成，輸入時鐘信號CLKIN 經(jīng)過壓控延遲線若干延時單元后產(chǎn)生相應(yīng)延時的輸出信號CLK0UT。該輸出信號被反饋到 鑒相器，并且與輸入?yún)⒖紩r鐘信號CLKIN進行相位比較，將鑒別出來的相位差送給電荷泵。 電荷泵將輸入的相位差轉(zhuǎn)換為相應(yīng)的電流，該電流流過環(huán)路濾波器轉(zhuǎn)換為電壓信號，進而 調(diào)節(jié)壓控延遲線的延遲時間。當系統(tǒng)完成鎖定后，壓控延遲線的延遲時間恰好等于一個(半 個）時鐘周期，環(huán)路濾波器的輸出電壓也保持穩(wěn)定。
[0006] 圖2示意了傳統(tǒng)延遲鎖相環(huán)的輸出波形，由于鑒相器的精度有限，即使在兩輸入 比較信號相位為零時，也會在UP (上長)和DOWN (下降）的兩輸出端產(chǎn)生重合的窄脈沖。同 時由于寄生電容的存在，電路在產(chǎn)生UP和DOWN信號需要一定的時間，也就導(dǎo)致在輸入相位 差小于某個特定值時，電荷泵無法注入電流，那么整個環(huán)路增益為零，輸出相位無法鎖定， CLKIN和CLK0UT之間極小的相位差也就無法識別，也就是說環(huán)路濾波器和電荷泵之間在相 位等于零的附近會存在一個死區(qū)，會產(chǎn)生相位抖動，同時會造成輸出時鐘信號占空比周期 性誤差。


【發(fā)明內(nèi)容】

[0007] 本發(fā)明的目的在于提供一種50%占空比時鐘產(chǎn)生電路，降低對模數(shù)轉(zhuǎn)換電路輸入 時鐘的要求，減小模數(shù)轉(zhuǎn)換電路中采樣保持電路的設(shè)計難度和功耗，提高模數(shù)轉(zhuǎn)換量化器 的信噪比（SNR)和無雜波動態(tài)范圍（SFDR)。
[0008] 為了達到上述目的，本發(fā)明實施例提供一種50%占空比時鐘產(chǎn)生電路，包括：低噪 聲放大緩沖電路及占空比調(diào)制電路，
[0009] 所述低噪聲放大緩沖電路，用于對外部輸入的差分時鐘信號進行放大處理，生成 單端時鐘信號，并輸出給所述占空比調(diào)制電路；
[0010] 所述占空比調(diào)制電路，用于對所述單端時鐘信號的占空比進行調(diào)制，產(chǎn)生占空比 為50%的時鐘信號。
[0011] 其中，所述低噪聲放大緩沖電路包括：
[0012] 單端輸出的運算放大電路，用于對外部輸入的差分時鐘信號進行放大處理，得到 第一輸出時鐘信號CLK ;
[0013] 與所述第一輸出時鐘信號CLK連接的一反相電路，用于將已放大的時鐘信號的相 位反轉(zhuǎn)180度，得到單端時鐘信號CLKIN，并輸出給所述占空比調(diào)制電路；
[0014] 與所述單端輸出的運算放大器連接的偏置電路，用于給所述晶體管Ml的柵極提 供偏置電壓；
[0015] 設(shè)置于所述單端輸出的運算放大電路內(nèi)部、所述偏置電路內(nèi)部的多個低通濾波電 路，用于抑制高頻噪聲的傳輸。
[0016] 其中，上述50%占空比時鐘產(chǎn)生電路，還包括：
[0017]啟動電路，用于對所述占空比調(diào)制電路進行初始化，加快所述占空比調(diào)制電路的 鎖定時間。
[0018] 其中，所述啟動電路包括：D觸發(fā)器和延時電路，
[0019] 所述占空比調(diào)制電路輸出的時鐘信號CLK0UT連接所述延時電路，再與D觸發(fā)器的 端口 D連接，所述D觸發(fā)器的輸入復(fù)位端口 SET與一高電平連接，所述D觸發(fā)器的時鐘端口 elk與所述低噪聲放大緩沖電路生成的單端時鐘信號CLKIN連接。
[0020] 其中，所述占空比調(diào)制電路包括：
[0021] 單端時鐘信號CLKIN經(jīng)過一壓控延遲線，得到一延遲信號CLKpd ;
[0022] 所述延遲信號CLKpd經(jīng)過一輸出緩沖器后輸出時鐘信號CLK0UT，再連接一單端差 分轉(zhuǎn)換電路，生成與所述時鐘信號CLK0UT同相的第一信號clkfp及與所述時鐘信號CLK0UT 反相的第二信號clkfn輸出給一電荷泵環(huán)路，所述電荷泵環(huán)路的輸出端電壓Vctrl輸出給 所述壓控延遲線的延遲級聯(lián)組。
[0023] 其中，所述輸出緩沖器包括：
[0024] 柵極與所述延遲信號CLKpd連接的晶體管M13及柵極與所述單端時鐘信號CLKIN 連接的晶體管M14,所述晶體管Ml3和所述晶體管M14構(gòu)成雙穩(wěn)態(tài)電路，用于使所述時鐘/[目 號CLK0UT的上升沿與所述單端時鐘信號CLKIN的上升沿同步，且所述時鐘信號CLK0UT的 下降沿與所述延遲信號CLKpd的下降沿同步。
[0025] 其中，所述單端差分轉(zhuǎn)換電路包括：
[0026] -端與所述時鐘信號CLK0UT相連的第一傳輸門T1，所述第一傳輸門T1的另一端 連接一延遲單元B3后，一方面串聯(lián)兩個非門15、16后生成與所述時鐘信號CLK0UT同相的 第一信號clkfp，另一方面先連接第二傳輸門T2再串聯(lián)一非門17后生成與所述時鐘信號 CLK0UT反相的第二信號clkfn。
[0027] 其中，所述電荷泵環(huán)路包括差分電荷泵、一低通濾波器和一增益放大器（A1)，其 中，所述差分電荷泵包括晶體管M9和晶體管M10組成的電流源、由晶體管Mil和晶體管 M12組成的電流沉和第一開關(guān)S1、第二開關(guān)S2、第三開關(guān)S3和第四開關(guān)S4,所述第一信號 clkfp控制所述第三開關(guān)S3和第四開關(guān)S4的開關(guān)狀態(tài)，所述第二信號clkfn控制第一開關(guān) S1和第二開關(guān)S2的開關(guān)狀態(tài)，且所述電流源根據(jù)開關(guān)狀態(tài)對第一電壓VI、第二電壓V2進 行充電，且所述電流沉根據(jù)開關(guān)狀態(tài)對第一電壓VI、第二電壓V2進行充放電；
[0028] 其中，第一電壓VI與增益放大器A1的輸入連接，第二電壓V2與增益放大器A1的 輸出連接，所述第一電壓VI為輸出端電壓Vctrl，并輸出給所述壓控延遲線的延遲級聯(lián)組。
[0029] 其中，所述壓控延遲線包括：
[0030] 與所述單端時鐘信號CLKIN輸入端連接的一輸入時鐘頻率檢測電路，檢測所述單 端時鐘信號CLKIN的上升沿，并產(chǎn)生一個窄脈沖CLKc，所述窄脈沖CLKc通過一單穩(wěn)態(tài)電路 保持穩(wěn)定狀態(tài)，再連接一由多個相同延遲單元串聯(lián)成的延遲級聯(lián)組，所述延遲級聯(lián)組的輸 出端CLKd連接一輸出控制邏輯單元，用于輸出固定脈寬的低電平脈沖CLKpd。
[0031] 本發(fā)明的上述技術(shù)方案至少具有如下有益效果：
[0032] 本發(fā)明實施例的50%占空比時鐘產(chǎn)生電路中，通過低噪聲放大緩沖電路將差分時 鐘信號轉(zhuǎn)換成單端時鐘信號，并對所述單端時鐘信號的占空比進行調(diào)制，產(chǎn)生占空比為50% 的時鐘信號，減小了模數(shù)轉(zhuǎn)換電路中采樣保持電路的設(shè)計難度和功耗，提高了模數(shù)轉(zhuǎn)換量 化器的信噪比（SNR)和無雜波動態(tài)范圍（SFDR)。

【專利附圖】

【附圖說明】
[0033] 圖1表示傳統(tǒng)的延遲鎖相環(huán)的原理框圖；
[0034] 圖2表示傳統(tǒng)的延遲鎖相環(huán)的輸出波形；
[0035] 圖3表示本發(fā)明實施例的50%占空比時鐘產(chǎn)生電路的組成模塊圖；
[0036] 圖4表示由本發(fā)明實施例的50%占空比時鐘產(chǎn)生電路組成的模數(shù)轉(zhuǎn)換電路的組成 示意圖；
[0037] 圖5表示本發(fā)明實施例的低噪聲放大緩沖電路的組成圖；
[0038] 圖6表示本發(fā)明實施例的啟動電路的組成圖；
[0039] 圖7表示圖6的啟動電路的工作時序圖；
[0040] 圖8表不本發(fā)明實施例的占空比調(diào)制電路的組成圖；
[0041] 圖9表不圖8的占空比調(diào)制電路的工作時序圖；
[0042] 圖10表示本發(fā)明實施例的壓控延遲線的組成圖。

【具體實施方式】
[0043] 為使本發(fā)明要解決的技術(shù)問題、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖及具 體實施例進行詳細描述。
[0044] 本發(fā)明針對現(xiàn)有技術(shù)中模數(shù)轉(zhuǎn)換電路中的量化器工作的兩相不交疊的時鐘不具 有相同的脈沖寬度，量化器的工作速度較低的問題，提供一種50%占空比時鐘產(chǎn)生電路，通 過低噪聲放大緩沖電路將差分時鐘信號轉(zhuǎn)換成單端時鐘信號，并對所述單端時鐘信號的占 空比進行調(diào)制，產(chǎn)生占空比為50%的時鐘信號，減小了模數(shù)轉(zhuǎn)換電路中采樣保持電路的設(shè) 計難度和功耗，提高了模數(shù)轉(zhuǎn)換量化器的信噪比（SNR)和無雜波動態(tài)范圍（SFDR)。
[0045] 如圖3所示，本發(fā)明實施例提供一種50%占空比時鐘產(chǎn)生電路，包括：低噪聲放大 緩沖電路1及占空比調(diào)制電路2，
[0046] 所述低噪聲放大緩沖電路1，用于對外部輸入的差分時鐘信號ENC+、ENC-進行放 大處理，生成單端時鐘信號CLKIN，并輸出給所述占空比調(diào)制電路2 ;
[0047] 所述占空比調(diào)制電路2,用于對所述單端時鐘信號CLKIN的占空比進行調(diào)制，產(chǎn)生 占空比為50%的時鐘信號CLK0UT。
[0048] 本發(fā)明的上述實施例中，由于占空比調(diào)制電路2內(nèi)部沒有時鐘產(chǎn)生器，故需要外 部提供參考時鐘，所以在信號輸入時需要一個低噪聲放大緩沖電路1，該電路對外部輸入 的差分時鐘信號ENC+、ENC-進行整形，產(chǎn)生低抖動的標準邏輯電平時鐘信號，即單端時鐘 信號CLKIN，這樣就減小了占空比調(diào)制電路對外部參考時鐘的要求，擴大了該電路的適用范 圍，增強其實用性。占空比調(diào)制電路通過對輸入的單端時鐘信號CLKIIN某一邊沿的延遲進 行調(diào)制，產(chǎn)生與其輸入時鐘CLKIN時鐘同頻率的精確占空比的低抖動時鐘信號。
[0049] 本發(fā)明的實施例中，占空比調(diào)制電路2為基于延遲鎖相環(huán)的占空比調(diào)制電路，延 遲鎖相環(huán)技術(shù)具有很好的穩(wěn)定性和更低的時鐘抖動，同時與數(shù)字電路的集成性較高，則基 于延遲鎖相環(huán)的占空比調(diào)制電路更加穩(wěn)定，產(chǎn)生的時鐘抖動更低。需要說明的是鎖相環(huán)技 術(shù)在本發(fā)明實施例中同樣適用，上述具體實施例僅為本發(fā)明的較佳實施例，不用于限制本 發(fā)明的適用范圍。
[0050] 如圖4所示，整個模數(shù)轉(zhuǎn)換電路ADC由時鐘產(chǎn)生電路001、前端采樣電路002和各 級流水線電路003構(gòu)成；前端采樣電路002保持電路對模擬輸入AIN進行跟蹤采樣和保持， 并把保持后的電壓VIN輸出給后級流水線電路003,各級流水線電路003對VIN進行處理， 得到最終輸出的D0UT ;時鐘產(chǎn)生電路001為前端采樣電路002和各級流水線電路003提供 控制時鐘，以保持這些模塊正常、有序且高效的工作。該50%占空比時鐘產(chǎn)生電路中壓控延 遲線首先檢測輸入?yún)⒖紩r鐘信號的上升沿并產(chǎn)生一個占空比固定的與輸入?yún)⒖紩r鐘信號 同步的時鐘信號，然后通過控制壓控延遲單元調(diào)制其占空比，產(chǎn)生占空比（延遲）與控制電 壓對應(yīng)的、頻率與輸入?yún)⒖紩r鐘信號相同的信號。該信號同時反饋回差分電荷泵。根據(jù)該 差分信號占空比的不同，電荷泵的電流源和電流沉的充放電時間不同，經(jīng)過低通濾波器后， 產(chǎn)生一個控制電壓信號來控制壓控延遲電路的延遲時間。該控制電壓信號通過控制壓控延 遲線中每個延遲單元的放電時間來控制最后的信號延遲。誤差放大器使差分電荷泵兩輸出 端的電壓相等，從而保證了電荷泵中電流源和電流沉的電流相等。當反饋到電荷泵的輸出 信號的占空比50%時，電荷泵對低通濾波器中電容的充放電時間相等，環(huán)路達到鎖定，輸出 占空比為精確50%的時鐘信號。
[0051] 本發(fā)明是上述實施例中，如圖5所示，所述低噪聲放大緩沖電路1包括：
[0052] 單端輸出的運算放大電路10,用于對外部輸入的差分時鐘信號進行放大處理，得 到第一輸出時鐘信號CLK ;
[0053] 與所述第一輸出時鐘信號CLK連接的一反相電路11，用于將已放大的時鐘信號的 相位反轉(zhuǎn)180度，得到單端時鐘信號CLKIN，并輸出給所述占空比調(diào)制電路；
[0054] 與所述單端輸出的運算放大器連接的偏置電路12,用于給所述晶體管Ml的柵極 提供偏置電壓；
[0055] 設(shè)置于所述單端輸出的運算放大電路內(nèi)部、所述偏置電路內(nèi)部的多個低通濾波電 路，用于抑制高頻噪聲的傳輸。
[0056] 本發(fā)明的具體實施例中，單端輸出的運算放大電路10由第一晶體管Ml、第二晶體 管M2、第三晶體管M3、第四晶體管M4和第五晶體管M5組成，對從第二晶體管M2和第三晶 體管M3的柵極分別輸入的低壓差分時鐘信號ENC+和ENC-進行放大處理，并從第五晶體管 M5的漏極輸出第一輸出時鐘信號CLK ;且將第一輸出時鐘信號CLK作為反相電路11的輸入 電壓，上述反相電路11由第七晶體管M7和第八晶體管M8組成，其中，第七晶體管M7和第 八晶體管M8的柵極連接并與上述第一輸出時鐘信號CLK連接，第七晶體管M7的源極接電 源、第八晶體管M8的源極接地，且第七晶體管M7和第八晶體管M8的漏極連接并輸出上述 單端時鐘信號CLKIN。M7和M8組成的反相電路可認為是一個緩沖器，其用于將已放大的時 鐘信號CLK的相位反轉(zhuǎn)180度，其目的主要是為了提高整體電路的負載驅(qū)動能力。
[0057] 進一步的，第六晶體管M6和第一電流源II組成偏置電路，為第一晶體管Ml的柵 極提供偏壓；所述單端輸出的運算放大電路內(nèi)部、所述偏置電路內(nèi)部設(shè)置多個低通濾波電 路，上述低通濾波電路由電阻和電容組成，如電阻R1和電容C1組成第一低通濾波電路，且 Vcom為輸出差分信號ENC+和ENC-的共模電平，便于低通濾波電路直接抑制高頻噪聲，使 輸入M2和M3的差分電壓均為低壓、低頻；設(shè)計該低通濾波電路的目的主要是抑制高頻噪 聲，提高該電路的抗噪聲能力，同時在輸入均為低頻信號的情況下，該多個低通濾波電路均 可認為是一根導(dǎo)線。
[0058] 需要說明的是，上述具體實施例僅為本發(fā)明的較佳實施例，不用于限制本發(fā)明的 保護范圍；能夠?qū)ν獠枯斎氲牟罘中盘栠M行整形，產(chǎn)生地抖動的標準邏輯電平時鐘信號的 其他電路在本發(fā)明實施例中均適用。
[0059] 本發(fā)明的上述實施例中，如圖3所示，上述50%占空比時鐘產(chǎn)生電路，還包括：
[0060] 啟動電路3,用于對所述占空比調(diào)制電路2進行初始化，加快所述占空比調(diào)制電路 的鎖定時間。
[0061] 本發(fā)明實施例利用啟動電路3產(chǎn)生的單脈沖信號，對占空比調(diào)制電路2進行初始 化，在電路初始階段對低通濾波電路的電容快速充放電，提高壓控延遲線控制電壓的初始 值，從而加快了環(huán)路的鎖定時間。
[0062] 進一步的，如圖6所示，所述啟動電路3包括：D觸發(fā)器32和延時電路31，
[0063] 所述占空比調(diào)制電路輸出的時鐘信號CLK0UT連接所述延時電路31，再與D觸發(fā)器 32的端口 D連接，所述D觸發(fā)器32的輸入復(fù)位端口 SET與一高電平連接，所述D觸發(fā)器32 的時鐘端口 elk與所述低噪聲放大緩沖電路1生成的單端時鐘信號CLKIN連接。
[0064] 如圖6所示，CLK0UT為整個時鐘產(chǎn)生電路的輸出時鐘信號，CLKIN為經(jīng)過低噪聲放 大緩沖電路1放大和整形后的輸入?yún)⒖紩r鐘信號，即上述單端時鐘信號CLKIN，其占空比可 以為任意值，輸出為一對相位相反的單脈沖信號STARTp和STARTn。緩沖器B1和B2串聯(lián) 成延時電路31，輸出給D觸發(fā)器32 ;該啟動電路3用于控制所述占空比調(diào)制電路2中的差 分電荷泵的初始階段的充放電，從而控制其初始輸出電壓，達到加快整個電路鎖定時間的 目的。上述啟動電路3的工作時序參見圖7,由于輸入復(fù)位端口 SET -直處于高電平，即一 直處于無效狀態(tài)，觸發(fā)器的輸入端口 elk每檢測到輸入時鐘信號CLKIN的上升沿，其輸出信 號STARTp就變位此時輸入信號CLKOUTd的值。在電路未啟動時，CLK0UT為高電平；其中， 可以通過設(shè)計實現(xiàn)電路未啟動時，CLK0UT為高電平，由輸出緩沖器可知，1是一個穩(wěn)定狀態(tài) 而0不是一個穩(wěn)定狀態(tài)，電路一上電，CLKOUT就處于1這個穩(wěn)定狀態(tài)，所以在檢測到CLKIN 的第一個上升沿時，輸出信號STARTp為高電平。電路啟動后，占空比調(diào)制電路3就開始工 作，CLKOUT會被拉低。當CLKIN上升沿時刻，CLKOUT為低電平，輸出信號STARTp變?yōu)榈碗?平。由于延時電路的存在，電路正常工作后CLKIN的上升沿時CLKOUTd為低電平。因此，在 電路開始工作后STARTp始終為低電平，STARTn時鐘為高電平，確保了整個時鐘產(chǎn)生電路的 正常工作。
[0065] 本發(fā)明的上述實施例中，如圖8所示，所述占空比調(diào)制電路2包括：
[0066] 單端時鐘信號CLKIN經(jīng)過一壓控延遲線21，得到一延遲信號CLKpd ;
[0067] 所述延遲信號CLKpd經(jīng)過一輸出緩沖器22后輸出時鐘信號CLKOUT，再連接一單端 差分轉(zhuǎn)換電路23,生成與所述時鐘信號CLKOUT同相的第一信號clkfp及與所述時鐘信號 CLKOUT反相的第二信號clkfn輸出給一電荷泵環(huán)路24,所述電荷泵環(huán)路24的輸出端電壓 Vctrl輸出給所述壓控延遲線21的延遲級聯(lián)組。
[0068] 其中，所述輸出緩沖器22包括：
[0069] 柵極與所述延遲信號CLKpd連接的晶體管M13及柵極與所述單端時鐘信號CLKIN 連接的晶體管M14,所述晶體管Ml3和所述晶體管M14構(gòu)成雙穩(wěn)態(tài)電路，用于使所述時鐘/[目 號CLKOUT的上升沿與所述單端時鐘信號CLKIN的上升沿同步，且所述時鐘信號CLKOUT的 下降沿與所述延遲信號CLKpd的下降沿同步。
[0070] 其中，所述單端差分轉(zhuǎn)換電路23包括：
[0071] 一端與所述時鐘信號CLKOUT相連的第一傳輸門T1，所述第一傳輸門T1的另一端 連接一延遲單元B3后，一方面串聯(lián)兩個非門15、16后生成與所述時鐘信號CLKOUT同相的 第一信號clkfp，另一方面先連接第二傳輸門T2再串聯(lián)一非門17后生成與所述時鐘信號 CLKOUT反相的第二信號clkfn。
[0072] 其中，所述電荷泵環(huán)路24包括差分電荷泵和一增益放大器A1，其中，所述差分電 荷泵包括晶體管M9和晶體管M10組成的電流源、由晶體管Ml 1和晶體管Ml2組成的電流沉 和第一開關(guān)S1、第二開關(guān)S2、第三開關(guān)S3和第四開關(guān)S4,所述第一信號clkfp控制所述第 三開關(guān)S3和第四開關(guān)S4的開關(guān)狀態(tài)，所述第二信號clkfn控制第一開關(guān)S1和第二開關(guān)S2 的開關(guān)狀態(tài)，且所述電流源根據(jù)開關(guān)狀態(tài)對第一電壓VI、第二電壓V2進行充電，且所述電 流沉根據(jù)開關(guān)狀態(tài)對第一電壓VI、第二電壓V2進行充放電；
[0073] 其中，第一電壓VI與增益放大器A1的輸入連接，第二電壓V2與增益放大器A1的 輸出連接，所述第一電壓VI為輸出端電壓Vctrl，并輸出給所述壓控延遲線的延遲級聯(lián)組。
[0074] 本發(fā)明的上述實施例中，占空比調(diào)制電路2包括：一個單端差分轉(zhuǎn)換電路23、一個 電荷泵環(huán)路24 (由一個差分電荷泵、一個低通濾波器和一個增益放大器組成)、一個調(diào)制脈 沖寬度的壓控延遲線21和一個輸出緩沖器22。調(diào)制脈沖寬度的壓控延遲線21每檢測到輸 入?yún)⒖紩r鐘信號CLKIN的上升沿就根據(jù)差分電荷泵的輸出電壓VI控制輸出時鐘信號CLKpd 下降沿的延時。輸出緩沖器22則根據(jù)CLKIN的上升沿和CLKpd的下降沿，得到最終的輸出 時鐘信號CLKOUT。CLKIN用于控制M14的柵極、CLKpd用于控制M13的柵極。非門13和非 門14構(gòu)成雙穩(wěn)態(tài)電路，保證即使在沒有輸入的情況下，輸出CLKOUT也能保持現(xiàn)在的值。只 有當A點（即M13和M14的漏極相連并輸出的電壓值)的電壓變化時才能改變現(xiàn)在的穩(wěn)定狀 態(tài)（比如說A=0, CLK0UT=1)而變成另一種穩(wěn)定狀態(tài)（比如說A=l，CLK0UT=0)。M13或M14通 過對A點進行充電或放電來改變A點的狀態(tài)。假設(shè)目前的狀態(tài)為CLK0UT=1，如果此時CLKpd 變?yōu)?, M13在導(dǎo)通，對A點進行充電，即A變?yōu)?，M16截止，通過13和14, CLKOUT變?yōu)? ; 再假設(shè)目前的狀態(tài)為CLK0UT=0,經(jīng)過12, N1和N2, B=l，M15導(dǎo)通，如果此時CLKIN變?yōu)?， M14立即導(dǎo)通，下拉A點，A變?yōu)?，M16導(dǎo)通，CLKOUT變?yōu)?。這樣就實現(xiàn)了 CLKOUT的上升 沿與CLKIN的上升沿同步，下降沿與CLKpd的下降沿同步，只是有一定的延時，但是這延時 很短，可以忽略。
[0075] 優(yōu)選的，第一傳輸門T1、第二傳輸門T2、延時單元B3、非門15、非門16和非門17組 成一個單端差分轉(zhuǎn)換電路，輸出時鐘信號CLKOUT通過該電路生成與所述時鐘信號CLKOUT 同相的第一信號clkfp，及與所述時鐘信號CLKOUT反相的第二信號clkfn反饋給差分電荷 泵。差分電荷泵由M9和M10組成的電流源、Mil和M12組成的電流沉和第一開關(guān)S1、第二 開關(guān)S2、第三開關(guān)S3和第四開關(guān)S4組成。流過電流源和電流沉的電流由Ml?4的柵極電 壓Vbiasl?4確定，同時必須保證它們的電流近似相等。信號clkfn控制S1和S2，clkfp 控制S3和S4, clkfn和clkfp為兩個完全反相的信號。當clkfn=l，clkfp=0時，S1和S4 閉合，S2和S3斷開，電流源對VI進行充電，充電電流為Ip，電流沉對V2進行放電，放電電 流為In;當clkfn=0, clkfp=l時，S1和S4斷開，S2和S3閉合，電流源對V2進行充電，充 電電流為Ip，電流沉對VI進行放電，放電電流為In。在一個時鐘周期內(nèi)，由于輸入時鐘占 空比的不同，對VI或V2的充放電時間不同，VI根據(jù)輸入時鐘的占空比增大或減小。當輸 入時鐘的占空比為50%時，電流源和電流沉對VI的充放電時間相同，VI的電壓值則保持不 變，但會存在很小的波動，這種波動是正常也是不可避免的，不過這不影響整個電路的正常 工作。VI和V2分別接單位增益放大器A1的輸入和輸出，保證V1=V2。一般情況下，VI和 V2不會完全相等，因為單位增益放大器存在一定的誤差。該調(diào)制電路的工作時序如圖9所 示，由于該調(diào)制電路只對輸入時鐘信號的某一個沿進行調(diào)制，其對輸入時鐘的占空比不敏 感，即對輸入時鐘的占空比要求不高，可以對輸入時鐘占空比任意的時鐘進行調(diào)制。
[0076] 本發(fā)明實施例的上述實施例中，如圖10所示，所述壓控延遲線21包括：
[0077] 與所述單端時鐘信號CLKIN輸入端連接的一輸入時鐘頻率檢測電路211，檢測所 述單端時鐘信號CLKIN的上升沿，并產(chǎn)生一個窄脈沖CLKc，所述窄脈沖CLKc通過一單穩(wěn)態(tài) 電路212保持穩(wěn)定狀態(tài)，再連接一由多個相同延遲單元串聯(lián)成的延遲級聯(lián)組213,所述延 遲級聯(lián)組的輸出端CLKd連接一輸出控制邏輯單元214,用于輸出固定脈寬的低電平脈沖 CLKpd。
[0078] 如圖10所示，本發(fā)明實施例的壓控延遲線的電路框圖包括：一個輸入時鐘頻率檢 測電路211、一個包含N個相同延遲單元的延遲級聯(lián)組213、一個輸出控制邏輯單元214、一 個偏置電路和一個單穩(wěn)態(tài)電路212。輸入時鐘頻率檢測電路211，用于檢測輸入時鐘信號 CLKIN，產(chǎn)生一個頻率與輸入時鐘相同的脈沖信號用于控制延遲單元。與非門N4、延遲單元 B4、延遲單元B5和非門111是一個閉合的環(huán)路，其構(gòu)成了一種單穩(wěn)態(tài)電路212,其穩(wěn)定狀態(tài) 為CLKc=l，C=l。假設(shè)外部激勵使C在某一個瞬間變?yōu)?,然后去掉這個外部激勵，經(jīng)過Μ 后CLKc也變?yōu)?，M的兩個輸入分別變成1和0,則C又變成1，CLKc也變?yōu)?。而CLKc保 持〇的時間主要由B4、B5和N4總的延時決定。當CLKIN=0時，clkl=l，clk2=0,所以M18， M19導(dǎo)通，T3和T4斷開，由于M17 -直截止，M20 -直導(dǎo)通，C點為0,此時單穩(wěn)態(tài)電路處于穩(wěn) 定狀態(tài)〇^。=1。當〇^預(yù)一變?yōu)?，(3讓1=0，(：11^2=1，]\118，]\119截止，了3和了4導(dǎo)通。由于寄 生電容的存在，C點的電壓不可能馬上變化。T3和T4把此時D點的0值傳輸?shù)紺點，CLKc 被迫變?yōu)?。這樣就實現(xiàn)了對輸入?yún)⒖紩r鐘信號CLKIN上升沿的檢測。CLKc與第一個延遲 單元的輸入端口 IN連接，第一個延遲單元的輸出端口 OUT與第二個延遲單元的輸入端口 IN 連接，以此類推，最后一個延遲單元的輸出端口與D觸發(fā)器F2的時鐘控制端口 elk相連，所 有延遲單元的都接有相同的延遲電壓Vctrl和偏置電壓Vbn。其中，提供偏置電壓的偏置電 路可與低噪聲放大緩沖電路1中的偏置電路一樣，也可另外設(shè)置一偏置電路，不限于一固 定方式。每一個延遲單元可以看作是一個電流可控的緩沖電路，M23是電流由Vctrl控制的 電流源，M24是一個電流固定的電流源。當CLKc (即IN)變?yōu)楦唠娖胶?，M22導(dǎo)通，經(jīng)過一 定的延時后，OUT也變?yōu)楦唠娖?，其延遲時間由Vctrl決定。如上所述，由于CLKIN為高電 平時，CLK0UT也馬上變?yōu)楦唠娖?，所以在CLKIN變?yōu)楦唠娖街?，即CLKIN=0時，CLK0UT=0， 那么E=0,則CLKpd=l ;當CLKIN變?yōu)楦唠娖胶?，CLK0UT=1，那么E=1 ;經(jīng)過86、87、112、陽的 延時后，觸發(fā)器F2的復(fù)位信號SET也變?yōu)?,同時經(jīng)過延遲單元的延時后，elkd也變?yōu)楦唠?平。由于邏輯單元的延遲遠小于延遲單元的延遲，所以在elkd變?yōu)楦唠娖街?，SET已變 為0。那么CLKd -變成高電平，D觸發(fā)器F2的輸出Q就變?yōu)閘，clkpd變?yōu)?。ckpd變?yōu)? 會下拉CLKOUT，CLK0UT變?yōu)?，經(jīng)過延時單元B8、延時單元B9和與非門N6, CLKpd又變?yōu)?高電平。CLKpd保持低電平的時間等于B8、B9、N6和輸出緩沖器的延時。這樣就實現(xiàn)了當 CLKd上升為高電平時，elkpd產(chǎn)生一個固定脈寬的低電平脈沖。
[0079] 輸入時鐘頻率檢測電路211，用于檢測輸入時鐘信號CLKIN的上升沿，并產(chǎn)生一個 窄脈沖CLKc給壓控延遲線。壓控延遲線在CLKc的控制下，產(chǎn)生一個下降沿經(jīng)壓控延遲電 路調(diào)制的延遲信號。該延遲信號經(jīng)輸出緩沖器產(chǎn)生一個上升沿與CLKIN同步，下降沿與延 遲信號同步的輸出時鐘信號CLK0UT。同時，產(chǎn)生經(jīng)一個反相器和一個傳輸門產(chǎn)生與CLK0UT 同相的clkfp和一個與CLK0UT反相clkfn，輸出給差分電荷泵。差分電荷泵結(jié)合了電荷泵 和鑒相器的功能，并將CLK0UT的相位差轉(zhuǎn)換為電流信號，并通過上述電荷泵環(huán)路24中的低 通濾波器積分產(chǎn)生脈寬調(diào)制控制電壓Vctrl ;Vctrl就是差分電荷泵的輸出端電壓之一。增 益放大器用于保證差分電荷泵的兩輸出端的電壓跟隨變化。調(diào)制脈沖寬度的壓控延遲線， 根據(jù)所述的Vctrl對延遲單元的延遲進行控制，產(chǎn)生相應(yīng)的延遲信號輸出給輸出緩沖器。
[0080] 本發(fā)明的上述實施例中，通過低噪聲放大緩沖電路將差分時鐘信號轉(zhuǎn)換成單端時 鐘信號，并對所述單端時鐘信號的占空比進行調(diào)制，產(chǎn)生占空比為50%的時鐘信號，減小了 模數(shù)轉(zhuǎn)換電路中采樣保持電路的設(shè)計難度和功耗，提高了模數(shù)轉(zhuǎn)換量化器的信噪比（SNR) 和無雜波動態(tài)范圍（SFDR)。
[0081] 以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員 來說，在不脫離本發(fā)明所述原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也 應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1. 一種50%占空比時鐘產(chǎn)生電路，其特征在于，包括：低噪聲放大緩沖電路及占空比調(diào) 制電路， 所述低噪聲放大緩沖電路，用于對外部輸入的差分時鐘信號進行放大處理，生成單端 時鐘信號，并輸出給所述占空比調(diào)制電路； 所述占空比調(diào)制電路，用于對所述單端時鐘信號的占空比進行調(diào)制，產(chǎn)生占空比為50% 的時鐘信號。
2. 根據(jù)權(quán)利要求1所述的50%占空比時鐘產(chǎn)生電路，其特征在于，所述低噪聲放大緩沖 電路包括： 單端輸出的運算放大電路，用于對外部輸入的差分時鐘信號進行放大處理，得到第一 輸出時鐘信號（CLK); 與所述第一輸出時鐘信號（CLK)連接的一反相電路，用于將已放大的時鐘信號的相位 反轉(zhuǎn)180度，得到單端時鐘信號（CLKIN)，并輸出給所述占空比調(diào)制電路； 與所述單端輸出的運算放大器連接的偏置電路，用于給所述晶體管（Ml)的柵極提供偏 置電壓； 設(shè)置于所述單端輸出的運算放大電路內(nèi)部、所述偏置電路內(nèi)部的多個低通濾波電路， 用于抑制高頻噪聲的傳輸。
3. 根據(jù)權(quán)利要求1所述的50%占空比時鐘產(chǎn)生電路，其特征在于，還包括： 啟動電路，用于對所述占空比調(diào)制電路進行初始化，加快所述占空比調(diào)制電路的鎖定 時間。
4. 根據(jù)權(quán)利要求3所述的50%占空比時鐘產(chǎn)生電路，其特征在于，所述啟動電路包括： D觸發(fā)器和延時電路， 所述占空比調(diào)制電路輸出的時鐘信號（CLKOUT)連接所述延時電路，再與D觸發(fā)器的端 口（D)連接，所述D觸發(fā)器的輸入復(fù)位端口（SET)與一高電平連接，所述D觸發(fā)器的時鐘端 口（elk)與所述低噪聲放大緩沖電路生成的單端時鐘信號（CLKIN)連接。
5. 根據(jù)權(quán)利要求1所述的50%占空比時鐘產(chǎn)生電路，其特征在于，所述占空比調(diào)制電路 包括： 單端時鐘信號（CLKIN)經(jīng)過一壓控延遲線，得到一延遲信號（CLKpd); 所述延遲信號（CLKpd)經(jīng)過一輸出緩沖器后輸出時鐘信號（CLKOUT)，再連接一單端差 分轉(zhuǎn)換電路，生成與所述時鐘信號（CLKOUT)同相的第一信號（clkfp)及與所述時鐘信號 (CLKOUT)反相的第二信號（clkfn)輸出給一電荷泵環(huán)路，所述電荷泵環(huán)路的輸出端電壓 (Vctrl)輸出給所述壓控延遲線的延遲級聯(lián)組。
6. 根據(jù)權(quán)利要求5所述的50%占空比時鐘產(chǎn)生電路，其特征在于，所述輸出緩沖器包 括： 柵極與所述延遲信號（CLKpd)連接的晶體管（M13)及柵極與所述單端時鐘信號 (CLKIN)連接的晶體管（M14)，所述晶體管（M13)和所述晶體管（M14)構(gòu)成雙穩(wěn)態(tài)電路，用于 使所述時鐘信號（CLKOUT)的上升沿與所述單端時鐘信號（CLKIN)的上升沿同步，且所述時 鐘信號（CLKOUT)的下降沿與所述延遲信號（CLKpd)的下降沿同步。
7. 根據(jù)權(quán)利要求5所述的50%占空比時鐘產(chǎn)生電路，其特征在于，所述單端差分轉(zhuǎn)換電 路包括： 一端與所述時鐘信號（CLKOUT)相連的第一傳輸門（T1)，所述第一傳輸門（T1)的另 一端連接一延遲單元（Β3)后，一方面串聯(lián)兩個非門（15)、（16)后生成與所述時鐘信號 (CLKOUT)同相的第一信號（clkfp)，另一方面先連接第二傳輸門（Τ2)再串聯(lián)一非門（17)后 生成與所述時鐘信號（CLKOUT)反相的第二信號（clkfn)。
8. 根據(jù)權(quán)利要求5所述的50%占空比時鐘產(chǎn)生電路，其特征在于，所述電荷泵環(huán)路包括 差分電荷泵、一低通濾波器和一增益放大器（A1)， 其中，所述差分電荷泵包括晶體管（M9)和晶體管（M10)組成的電流源、由晶體管（Mil) 和晶體管（M12)組成的電流沉和第一開關(guān)（S1)、第二開關(guān)（S2)、第三開關(guān)（S3)和第四開關(guān) (S4)，所述第一信號（clkfp)控制所述第三開關(guān)（S3)和第四開關(guān)（S4)的開關(guān)狀態(tài)，所述 第二信號（clkfn)控制第一開關(guān)（S1)和第二開關(guān)（S2)的開關(guān)狀態(tài)，且所述電流源根據(jù)開 關(guān)狀態(tài)對第一電壓（VI)、第二電壓（V2)進行充電，且所述電流沉根據(jù)開關(guān)狀態(tài)對第一電壓 (VI)、第二電壓（V2)進行充放電； 其中，第一電壓（VI)與增益放大器(A1)的輸入連接，第二電壓（V2)與增益放大器(A1) 的輸出連接，所述第一電壓（VI)為輸出端電壓（Vctrl)，并輸出給所述壓控延遲線的延遲 級聯(lián)組。
9. 根據(jù)權(quán)利要求5所述的50%占空比時鐘產(chǎn)生電路，其特征在于，所述壓控延遲線包 括： 與所述單端時鐘信號（CLKIN)輸入端連接的一輸入時鐘頻率檢測電路，檢測所述單端 時鐘信號（CLKIN)的上升沿，并產(chǎn)生一個窄脈沖（CLKc)，所述窄脈沖（CLKc)通過一單穩(wěn)態(tài) 電路保持穩(wěn)定狀態(tài)，再連接一由多個相同延遲單元串聯(lián)成的延遲級聯(lián)組，所述延遲級聯(lián)組 的輸出端（CLKd)連接一輸出控制邏輯單元，用于輸出固定脈寬的低電平脈沖（CLKpd)。
【文檔編號】H03K3/017GK104113303SQ201410066721
【公開日】2014年10月22日 申請日期:2014年2月26日 優(yōu)先權(quán)日:2014年2月26日
【發(fā)明者】甘萍, 朱樟明, 劉馬良, 楊銀堂, 張鵬 申請人:西安電子科技大學