Cmos圖像傳感器單斜adc數(shù)字相關(guān)雙采樣電路的制作方法
【專利摘要】本發(fā)明涉及數(shù)模混合集成電路設(shè)計(jì)領(lǐng)域，為消除比較器失調(diào)和有限增益產(chǎn)生的誤差，同時(shí)也可以降低模擬電路的要求，本發(fā)明采用的技術(shù)方案是，CMOS圖像傳感器單斜ADC數(shù)字相關(guān)雙采樣電路，由斜坡產(chǎn)生電路、比較器、數(shù)字相關(guān)雙采樣電路和選擇鎖存電路組成，像素信號(hào)接比較器的反相輸入端，斜坡信號(hào)產(chǎn)生電路的輸出信號(hào)為斜坡信號(hào)，斜坡信號(hào)接比較器的同向輸入端，比較器的輸出接數(shù)字相關(guān)雙采樣電路；數(shù)字相關(guān)雙采樣電路的輸出接選擇和鎖存電路，選擇和鎖存電路的輸出是單斜ADC的最終輸出；在數(shù)字相關(guān)雙采樣電路中，通過(guò)控制加/減計(jì)數(shù)器來(lái)實(shí)現(xiàn)復(fù)位信號(hào)Vrst和像素信號(hào)Vsig對(duì)應(yīng)的數(shù)字量作差。本發(fā)明主要應(yīng)用于集成電路設(shè)計(jì)。
【專利說(shuō)明】CMOS圖像傳感器單斜ADC數(shù)字相關(guān)雙采樣電路
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及數(shù)模混合集成電路設(shè)計(jì)領(lǐng)域，特別涉及CMOS圖像傳感器單斜ADC數(shù)字相關(guān)雙采樣電路。
技術(shù)背景
[0002]與CCD圖像傳感器相比，CMOS圖像傳感器具有低功耗、寬動(dòng)態(tài)范圍、體積小、成本低等優(yōu)勢(shì)，因而廣泛應(yīng)用于數(shù)碼相機(jī)、掃描儀、安全監(jiān)控等領(lǐng)域，還可以用于軍事偵查、空間觀察等方面。ADC將光電探測(cè)器采集到的模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，是模擬電路與數(shù)字電路的接口，其性能的優(yōu)劣直接影響到圖像傳感器的成像質(zhì)量，因此，ADC在信號(hào)讀出數(shù)據(jù)鏈中處于核心地位。列并行ADC可以在幀頻、填充因子、面積、功耗等方面做出很好的折中，因而是最廣泛應(yīng)用的ADC結(jié)構(gòu)。單斜ADC是現(xiàn)今常用的列并行ADC。單斜ADC結(jié)構(gòu)簡(jiǎn)單并且面積小，但是單斜中比較器的失調(diào)和有限增益會(huì)引入噪聲和誤差，這些噪聲和誤差會(huì)帶來(lái)新的 FPN。

【發(fā)明內(nèi)容】

[0003]為克服現(xiàn)有技術(shù)的不足，本發(fā)明旨在消除比較器失調(diào)和有限增益產(chǎn)生的誤差，同時(shí)也可以降低模擬電路的要求，為達(dá)到上述目的，本發(fā)明采用的技術(shù)方案是，CMOS圖像傳感器單斜ADC數(shù)字相關(guān)雙采樣電路，由斜坡產(chǎn)生電路、比較器、數(shù)字相關(guān)雙采樣電路和選擇鎖存電路組成，像素信號(hào)接比較器的反相輸入端，斜坡信號(hào)產(chǎn)生電路的輸出信號(hào)為斜坡信號(hào)，斜坡信號(hào)接比較器的同向輸入端，比較器的輸出接數(shù)字相關(guān)雙采樣電路；數(shù)字相關(guān)雙采樣電路的輸出接選擇和鎖存電路，選擇和鎖存電路的輸出是單斜ADC的最終輸出；在數(shù)字相關(guān)雙采樣電路中，用加/減計(jì)數(shù)器來(lái)實(shí)現(xiàn)數(shù)字相關(guān)雙采樣，數(shù)字相關(guān)雙采樣電路還有一個(gè)控制信號(hào)輸入端UD ;在一次完整的模數(shù)轉(zhuǎn)換中需要分別對(duì)輸入數(shù)字相關(guān)雙采樣電路的復(fù)位信號(hào)Vrst和像素信號(hào)Vsig進(jìn)行轉(zhuǎn)換，通過(guò)控制加/減計(jì)數(shù)器來(lái)實(shí)現(xiàn)復(fù)位信號(hào)Vrst和像素信號(hào)Vsig對(duì)應(yīng)的數(shù)字量作差。
[0004]加/減計(jì)數(shù)器是一個(gè)10位ADC的雙采樣電路，由九個(gè)計(jì)數(shù)器、九個(gè)選擇器和一個(gè)鎖存器組成，鎖存器的輸入端D接時(shí)鐘CLK，鎖存器的時(shí)鐘端CK接比較器器的輸出，鎖存器的輸出q和qb接第一個(gè)選擇器的兩個(gè)輸入，其中qb信號(hào)是q的反相；第一個(gè)選擇器的兩個(gè)輸出分別接D觸發(fā)器2的時(shí)鐘輸入端elk和clkb,其中clkb相當(dāng)于elk的反相信號(hào),計(jì)數(shù)器I的輸出端q和計(jì)數(shù)器的輸入端D相連接，計(jì)數(shù)器I的輸出qb是q信號(hào)的反相；計(jì)數(shù)器I的輸出q和qb接第二個(gè)選擇器的兩個(gè)輸入，第二個(gè)選擇器的輸出分別接計(jì)數(shù)器2的兩個(gè)輸入端elk和clkb ；以此類推,第八個(gè)選擇器的輸出端接計(jì)數(shù)器8的兩個(gè)輸入端elk和clkb,計(jì)數(shù)器8的兩個(gè)輸出接第九個(gè)選擇器的兩個(gè)輸入端，第九個(gè)選擇器的兩個(gè)輸出接計(jì)數(shù)器9的兩個(gè)輸入elk和clkb ；
[0005]鎖存latch的輸出作為計(jì)數(shù)器的最低位data〈0>,計(jì)數(shù)器9的輸出端作為最高位data<9> ;所有選擇器受到加/減信號(hào)UD控制，UD為低電平時(shí)，計(jì)數(shù)器為加法模式;UD為高電平時(shí)，計(jì)數(shù)器為減法模式；此外控制信號(hào)lock，用于在非計(jì)數(shù)階段保持計(jì)數(shù)器的結(jié)果，當(dāng)lock處于高電平時(shí)，計(jì)數(shù)器會(huì)保持當(dāng)前結(jié)果:lock處于低電平時(shí)，計(jì)數(shù)器轉(zhuǎn)換成計(jì)數(shù)模式。
[0006]本發(fā)明具備下列技術(shù)效果:
[0007]本發(fā)明數(shù)字相關(guān)雙采樣能夠減小比較器輸出端的FPN，同時(shí)由比較器的失調(diào)和延遲引起的誤差也會(huì)減小。比較器的失調(diào)A V不會(huì)發(fā)生變化，延遲At也幾乎不變。前后兩次計(jì)數(shù)量化結(jié)果作差，即可消除FPN。同時(shí)A V和At產(chǎn)生的誤差會(huì)相減，總體誤差減小，對(duì)比較器的失調(diào)和響應(yīng)延遲的要求可以降低，從而減少了模擬電路的設(shè)計(jì)工作。
【專利附圖】

【附圖說(shuō)明】
[0008]圖1數(shù)字相關(guān)雙采樣ADC整體結(jié)構(gòu)。
[0009]圖210位ADC計(jì)數(shù)器結(jié)構(gòu)。
【具體實(shí)施方式】
[0010]本發(fā)明目的在于通過(guò)在單斜ADC中加入數(shù)字相關(guān)雙采樣電路來(lái)消除比較器失調(diào)和有限增益產(chǎn)生的誤差，同時(shí)也可以降低模擬電路的要求，例如速度和精度等方面。
[0011]帶數(shù)字雙采的單斜ADC的整體電路結(jié)構(gòu)如圖1所示，它由斜坡產(chǎn)生電路、比較器、數(shù)字相關(guān)雙采樣電路和選擇鎖存電路組成。像素信號(hào)接比較器的反相輸入端，斜坡信號(hào)產(chǎn)生電路的輸出信號(hào)為斜坡信號(hào)，斜坡信號(hào)接比較器的同向輸入端。比較器的輸出接數(shù)字相關(guān)雙采樣電路。數(shù)字相關(guān)雙采樣電路的輸出接選擇和鎖存電路，選擇和鎖存電路的輸出是單斜ADC的最終輸出。在數(shù)字相關(guān)雙采樣電路中，用加/減計(jì)數(shù)器來(lái)實(shí)現(xiàn)數(shù)字相關(guān)雙采樣，數(shù)字相關(guān)雙采樣電路還有一個(gè)控制信號(hào)UD。在一次完整的模數(shù)轉(zhuǎn)換中需要分別對(duì)Vrst和Vsig進(jìn)行轉(zhuǎn)換,通過(guò)控制加/減計(jì)數(shù)器來(lái)實(shí)現(xiàn)Vrst和Vsig對(duì)應(yīng)的數(shù)字量作差。
[0012]加/減計(jì)數(shù)器的結(jié)構(gòu)如圖2所示，它是一個(gè)10位ADC的雙采樣電路，并由九個(gè)計(jì)數(shù)器、九個(gè)選擇器和一個(gè)鎖存器組成。鎖存器的輸入端D接時(shí)鐘CLK，鎖存器的時(shí)鐘端CK接比較器器的輸出。鎖存器的輸出q和qb接選擇器MUXl的兩個(gè)輸入，其中qb信號(hào)是q的反相。MUXl的兩個(gè)輸出分別接D觸發(fā)器2的時(shí)鐘輸入端elk和clkb，其中clkb相當(dāng)于elk的反相信號(hào)。計(jì)數(shù)器I的輸出端q和計(jì)數(shù)器的輸入端D相連接，計(jì)數(shù)器I的輸出qb是q信號(hào)的反相。計(jì)數(shù)器I的輸出q和qb接選擇器MUX2的兩個(gè)輸入，MUX2的輸出分別接計(jì)數(shù)器2的兩個(gè)輸入端elk和clkb。以此類推，MUX8的輸出端接計(jì)數(shù)器8的兩個(gè)輸入端elk和elkb，計(jì)數(shù)器8的兩個(gè)輸出接MUX9的兩個(gè)輸入端，MUX9的兩個(gè)輸出接計(jì)數(shù)器9的兩個(gè)輸入elk 和 clkb。
[0013]鎖存latch的輸出作為計(jì)數(shù)器的最低位data〈0>,計(jì)數(shù)器9的輸出端作為最高位data〈9>。所有MUX受到加/減信號(hào)UD控制，可以改變計(jì)數(shù)器的工作模式，UD為低電平時(shí)，計(jì)數(shù)器為加法模式；UD為高電平時(shí)，計(jì)數(shù)器為減法模式。此外增加了一個(gè)控制信號(hào)lock，用于在非計(jì)數(shù)階段保持計(jì)數(shù)器的結(jié)果。當(dāng)lock處于高電平時(shí)，計(jì)數(shù)器會(huì)保持當(dāng)前結(jié)果:lock處于低電平時(shí)，計(jì)數(shù)器轉(zhuǎn)換成計(jì)數(shù)模式。
[0014]整體轉(zhuǎn)換流程如下:計(jì)數(shù)器復(fù)位，UD置為低電平；復(fù)位信號(hào)計(jì)數(shù)階段計(jì)數(shù)器處于加法模式，比較器輸出翻轉(zhuǎn)為低電平計(jì)數(shù)器停止計(jì)數(shù)，復(fù)位信號(hào)Vrst轉(zhuǎn)換為數(shù)字量X ；lock處于低電平，計(jì)數(shù)器保持當(dāng)前結(jié)果；UD置高電平，計(jì)數(shù)器轉(zhuǎn)換為減法模式，lock置高，計(jì)數(shù)器轉(zhuǎn)換為計(jì)數(shù)模式；像素信號(hào)計(jì)數(shù)階段，計(jì)數(shù)器會(huì)自動(dòng)從當(dāng)前結(jié)果X開(kāi)始減法計(jì)數(shù)，這樣就實(shí)現(xiàn)了復(fù)位信號(hào)Vrst和像素信號(hào)Vsig對(duì)應(yīng)的數(shù)字量作差，直至比較器輸出翻轉(zhuǎn)為低電平停止計(jì)數(shù)，Vsig減去Vrst的值轉(zhuǎn)換為數(shù)字量q ；lock置為低電平，計(jì)數(shù)器保持當(dāng)前結(jié)果，數(shù)字相關(guān)雙采樣階段完成；鎖存級(jí)將計(jì)數(shù)器結(jié)果q儲(chǔ)存為qb，當(dāng)選通信號(hào)置高電平時(shí)結(jié)果qb即可被讀出。
[0015]對(duì)于通用的CMOS圖像傳感器，10位ADC的精度可以滿足要求，因此采用位寬為10的數(shù)字相關(guān)雙采樣電路。電路中的計(jì)數(shù)器采用一種較為特殊D觸發(fā)器的結(jié)構(gòu)，該D觸發(fā)器具有elk和clkb兩個(gè)時(shí)鐘輸入和兩個(gè)數(shù)據(jù)輸出q和qb,其中clkb是elk的反相，qb是q的反相。該D觸發(fā)器還有一個(gè)特殊的信號(hào)輸入端口 lock,用來(lái)鎖存D觸發(fā)器的輸出q和qb,方便數(shù)據(jù)的讀出。采用這種結(jié)構(gòu)的D觸發(fā)器相當(dāng)于把選擇和鎖存電路集成在相關(guān)雙采樣電路中，可以有效地節(jié)省電路的面積和功耗。
【權(quán)利要求】
1.一種CMOS圖像傳感器單斜ADC數(shù)字相關(guān)雙采樣電路，其特征是，由斜坡產(chǎn)生電路、t匕較器、數(shù)字相關(guān)雙采樣電路和選擇鎖存電路組成，像素信號(hào)接比較器的反相輸入端，斜坡信號(hào)產(chǎn)生電路的輸出信號(hào)為斜坡信號(hào)，斜坡信號(hào)接比較器的同向輸入端，比較器的輸出接數(shù)字相關(guān)雙采樣電路；數(shù)字相關(guān)雙采樣電路的輸出接選擇和鎖存電路，選擇和鎖存電路的輸出是單斜ADC的最終輸出；在數(shù)字相關(guān)雙采樣電路中，用加/減計(jì)數(shù)器來(lái)實(shí)現(xiàn)數(shù)字相關(guān)雙采樣，數(shù)字相關(guān)雙采樣電路還有一個(gè)控制信號(hào)輸入端UD ;在一次完整的模數(shù)轉(zhuǎn)換中需要分別對(duì)輸入數(shù)字相關(guān)雙采樣電路的復(fù)位信號(hào)Vrst和像素信號(hào)Vsig進(jìn)行轉(zhuǎn)換，通過(guò)控制加/減計(jì)數(shù)器來(lái)實(shí)現(xiàn)復(fù)位信號(hào)Vrst和像素信號(hào)Vsig對(duì)應(yīng)的數(shù)字量作差。
2.如權(quán)利要求1所述的CMOS圖像傳感器單斜ADC數(shù)字相關(guān)雙采樣電路，其特征是，力口/減計(jì)數(shù)器是一個(gè)10位ADC的雙采樣電路，由九個(gè)計(jì)數(shù)器、九個(gè)選擇器和一個(gè)鎖存器組成，鎖存器的輸入端D接時(shí)鐘CLK，鎖存器的時(shí)鐘端CK接比較器器的輸出，鎖存器的輸出q和qb接第一個(gè)選擇器的兩個(gè)輸入，其中qb信號(hào)是q的反相；第一個(gè)選擇器的兩個(gè)輸出分別接D觸發(fā)器2的時(shí)鐘輸入端elk和clkb，其中clkb相當(dāng)于elk的反相信號(hào)，計(jì)數(shù)器I的輸出端q和計(jì)數(shù)器的輸入端D相連接，計(jì)數(shù)器I的輸出qb是q信號(hào)的反相；計(jì)數(shù)器I的輸出q和qb接第二個(gè)選擇器的兩個(gè)輸入，第二個(gè)選擇器的輸出分別接計(jì)數(shù)器2的兩個(gè)輸入端elk和clkb ;以此類推，第八個(gè)選擇器的輸出端接計(jì)數(shù)器8的兩個(gè)輸入端elk和clkb，計(jì)數(shù)器8的兩個(gè)輸出接第九個(gè)選擇器的兩個(gè)輸入端，第九個(gè)選擇器的兩個(gè)輸出接計(jì)數(shù)器9的兩個(gè)輸入elk和clkb ;鎖存latch的輸出作為計(jì)數(shù)器的最低位data〈0>,計(jì)數(shù)器9的輸出端作為最高位data〈9> ;所有選擇器受到加/減信號(hào)UD控制，UD為低電平時(shí)，計(jì)數(shù)器為加法模式；UD為高電平時(shí)，計(jì)數(shù)器為減法模式；此外控制信號(hào)lock，用于在非計(jì)數(shù)階段保持計(jì)數(shù)器的結(jié)果，當(dāng)lock處于高電平時(shí)，計(jì)數(shù)器會(huì)保持當(dāng)前結(jié)果:lock處于低電平時(shí)，計(jì)數(shù)器轉(zhuǎn)換成計(jì)數(shù)模式。
【文檔編號(hào)】H03M1/12GK103595411SQ201310480250
【公開(kāi)日】2014年2月19日 申請(qǐng)日期:2013年10月14日 優(yōu)先權(quán)日:2013年10月14日
【發(fā)明者】楊玉紅, 賈文龍, 胡燕翔, 徐江濤 申請(qǐng)人:天津市晶奇微電子有限公司