用于高速數(shù)據(jù)系統(tǒng)的多路復(fù)用器通道對(duì)準(zhǔn)的制作方法
【專利摘要】在高速多路復(fù)用器的輸出處被低速接收器檢測(cè)到的圖樣被用于確定何時(shí)多路復(fù)用器輸入通道被消除偏斜。
【專利說(shuō)明】用于高速數(shù)據(jù)系統(tǒng)的多路復(fù)用器通道對(duì)準(zhǔn)
【技術(shù)領(lǐng)域】
[0001]本公開(kāi)大體上涉及高速數(shù)據(jù)系統(tǒng)，并尤其涉及多路復(fù)用器(MUX)輸入通道(lane)的對(duì)準(zhǔn)。
【背景技術(shù)】
[0002]下一代光纖通信鏈路被設(shè)計(jì)成以每秒40或甚至100千兆位那么高的速度操作。低速數(shù)字電子數(shù)據(jù)流或“通道”被合并成發(fā)送到光調(diào)制器的高速數(shù)據(jù)流以利用采用光纖而可能的極高的數(shù)據(jù)速率。
[0003]源自現(xiàn)場(chǎng)可編程門陣列(FPGA)或?qū)Ｓ眉呻娐?ASIC)的低速通道通常具有通道之間的未知的延遲。這些延遲能夠在功率循環(huán)內(nèi)或者當(dāng)芯片的時(shí)鐘重置時(shí)改變。為了高速數(shù)據(jù)系統(tǒng)的合適的操作，延遲必須被去除(“消除偏斜(deskew)”)。例如，在串行化器/并行化器(SERDES)中的低速通道之間的偏斜(skew)導(dǎo)致在多路復(fù)用器的輸出中的數(shù)據(jù)的不正確排序。
[0004]因而，所需要的是用于盡可能容易地解決在到MUX的輸入處的低速通道中的偏斜的系統(tǒng)和方法。
【專利附圖】

【附圖說(shuō)明】
[0005]圖1示出連接到MUX的數(shù)據(jù)發(fā)射器的示意性框圖。
[0006]圖2示出有MUX通道對(duì)準(zhǔn)系統(tǒng)的數(shù)據(jù)發(fā)射器的示意性框圖。
[0007]圖3概念地圖示MUX操作。
[0008]圖4圖示通道對(duì)準(zhǔn)示例。
[0009]圖5圖示比特誤差率對(duì)接收器相位的測(cè)量。
[0010]圖6A-6D圖示其他通道對(duì)準(zhǔn)示例。
【具體實(shí)施方式】
[0011]下文描述的用于多路復(fù)用器通道對(duì)準(zhǔn)的系統(tǒng)能夠使用低速數(shù)據(jù)接收器以檢測(cè)高速多路復(fù)用器的輸出處的圖樣。用于制造高速芯片的精密加工(microfabrication)技術(shù)是不同的并且比用于低速芯片中的技術(shù)更加昂貴。因而，有動(dòng)機(jī)要保持高速芯片盡可能地簡(jiǎn)單。在多路復(fù)用器的情況下，這包括避免板上消除偏斜電路。
[0012]下文所述的系統(tǒng)使用低速(例如，8Gb/s)接收器來(lái)觀察高速(例如，32Gb/s)多路復(fù)用器輸出。首先，這看起來(lái)好像不太可能作為解決方案的基礎(chǔ)，因?yàn)榈退俳邮掌魍ǔ１桓咚傩盘?hào)所迷惑。給定任意的數(shù)據(jù)，低速接收器甚至將不與高速數(shù)據(jù)流同步。但是當(dāng)N路多路復(fù)用器合并相同數(shù)據(jù)的N個(gè)通道時(shí)(S卩，N個(gè)通道中的每一個(gè)通道相同的位圖樣和相同的速率)，如果輸入通道被對(duì)準(zhǔn)的話，其高速輸出看起來(lái)與低速輸入數(shù)據(jù)速率下的輸入數(shù)據(jù)的通道中的任何一個(gè)相同(即，具有相同的位圖樣)。該原理(在下文詳細(xì)解釋)形成用于在不增加高速多路復(fù)用器的復(fù)雜度的情況下對(duì)準(zhǔn)低速通道的系統(tǒng)和方法的基礎(chǔ)。[0013]圖1示出包括MUX 120的數(shù)據(jù)發(fā)射器100的部分的示意性框圖。串行化器/并行化器(SERDES ) 110提供從FPGA/ASIC 105輸出的數(shù)據(jù)的N個(gè)通道。這些通道LANE 1、LANE2,…，直到LANE N (115)被輸入到多路復(fù)用器120。為了清晰的緣故，可能在FPGA/ASIC 105中存在的許多其他功能塊被省略。MUX 120將來(lái)自其輸入通道的數(shù)據(jù)合并成一個(gè)輸出P。
[0014]圖2示出包括MUX通道對(duì)準(zhǔn)系統(tǒng)的數(shù)據(jù)發(fā)射器200的部分的示意性框圖。與圖1的系統(tǒng)類似，串行化器/并行化器(SERDES) 210提供從FPGA/ASIC 205輸出的數(shù)據(jù)的N個(gè)通道。這些通道LANE1、LANE2，…，直到LANE N (215)被輸入到多路復(fù)用器220。MUX 120將來(lái)自其輸入通道的數(shù)據(jù)合并成輸出P、和互補(bǔ)輸出N。(如果需要的話，可以使用分離器(splitter)來(lái)代替P和N輸出)。
[0015]輸出N連接到低速接收器230。接收器230被圖示為FPGA/ASIC 205的一部分，所述FPGA/ASIC 205是通常的實(shí)現(xiàn)方式，而不是必需的；接收器可以位于另一個(gè)芯片上。此處，“低速”意為SERDES通道輸出的速度。其相比于多路復(fù)用器的輸出(N或P)來(lái)說(shuō)是低速的。
[0016]偽隨機(jī)位流235是經(jīng)由可變延遲器或數(shù)據(jù)相位調(diào)整器(諸如，延遲器240和245)發(fā)送到SERDES 210的偽隨機(jī)數(shù)據(jù)的源。延遲器提供一種用于調(diào)整從SERDES輸出作為通道1，2，...，N的數(shù)據(jù)流之間的偏斜的方式。因而，PRBS 235和接收器230分別提供測(cè)試數(shù)據(jù)源和用于檢測(cè)它的機(jī)制。延遲器(例如，240、245)被調(diào)整以使用測(cè)試數(shù)據(jù)來(lái)消除偏斜，并且當(dāng)存在實(shí)際數(shù)據(jù)時(shí)，所述延遲器的設(shè)置被保留。為了清晰的緣故，可能存在于FPGA/ASIC 205中的許多其他功能塊被省略。
[0017]多路復(fù)用器(例如，MUX 220)的概念上的操作在圖3中圖示。多路復(fù)用器可以被認(rèn)為是作為旋轉(zhuǎn)切換器305。多路復(fù)用器暫時(shí)將其輸出連接到其輸入之一，例如LANE I。然后，在短時(shí)間后，多路復(fù)用器從輸出斷開(kāi)LANE 1，而代替地將LANE 2連接到輸出。然后，LANE 3被連接，并最終是LANE 4。多路復(fù)用器在每個(gè)輸入上花費(fèi)足夠的時(shí)間以對(duì)輸入數(shù)據(jù)進(jìn)行采樣，但是其足夠快地循環(huán)通過(guò)`所有輸入而沒(méi)有丟失輸入數(shù)據(jù)。如果存在N個(gè)輸入，每個(gè)以速率R來(lái)供應(yīng)數(shù)據(jù)，那么輸出數(shù)據(jù)速率是R的N倍。
[0018]通道對(duì)準(zhǔn)的目標(biāo)之一是要調(diào)整通道偏斜，以使得多路復(fù)用器在最優(yōu)的時(shí)間(通常在每個(gè)傳入數(shù)據(jù)位的中間)對(duì)每個(gè)輸入進(jìn)行采樣。多路復(fù)用器以一致的、順序的次序來(lái)對(duì)其輸入進(jìn)行采樣，但是其可以在功率循環(huán)、時(shí)鐘重置或其他中斷之后在任何輸入處開(kāi)始。因而，通道對(duì)準(zhǔn)的另一個(gè)目標(biāo)是要指出多路復(fù)用器最近開(kāi)始于哪個(gè)通道。盡管下文的圖3和示例示出4:1 MUX，但涉及的原理適用于任意輸入/輸出維度的MUX。
[0019]圖4示出使用低速接收器來(lái)對(duì)準(zhǔn)高速多路復(fù)用器的示例。例如，圖4分別示出在MUX的輸入和輸出處在各種時(shí)隙中的數(shù)據(jù)410、420。例如，通道I上的數(shù)據(jù)是:10011。類似地，通道2、3和4上的數(shù)據(jù)也是:10011。在所有輸入通道上的數(shù)據(jù)410是相同的。用于輸入通道中的數(shù)據(jù)410的時(shí)隙具有持續(xù)時(shí)間“t” ；如果輸入數(shù)據(jù)速率是8Gb/s，那么“t”大約為 125ps。
[0020]假設(shè)圖4的四個(gè)輸入數(shù)據(jù)通道被輸入到圖3的MUX，并且MUX開(kāi)始于通道I。MUX對(duì)輸入通道處的數(shù)據(jù)410進(jìn)行采樣，以便
I來(lái)自通道I I來(lái)自通道2I來(lái)自通道3 I來(lái)自通道4 O來(lái)自通道I O來(lái)自通道2
坐坐
寸寸
結(jié)果被示出為在MUX輸出處的下述數(shù)據(jù)420:
111100 等等。
[0021]由于存在N=4個(gè)輸入通道和一個(gè)輸出，多路復(fù)用器輸出數(shù)據(jù)速率是輸入數(shù)據(jù)速率的四倍。如果輸入速率是8Gb/s，那么輸出速率是32Gb/s并且輸出時(shí)隙的持續(xù)時(shí)間大約為31.25ps。然而，由于N個(gè)輸入通道中的每一個(gè)攜帶相同的數(shù)據(jù)410，所以輸出數(shù)據(jù)420最多每N位改變一次。因而，以32Gb/s發(fā)送的輸出數(shù)據(jù)420 (11110000000011111111)被8Gb/s接收器檢測(cè)為探測(cè)器(probe)數(shù)據(jù)430 (10011)。
[0022]圖4的示例中的通道被對(duì)準(zhǔn)。然而，通常通道未被對(duì)準(zhǔn)并且通道之間的相對(duì)延遲必須被調(diào)整，直到找到單位間隔延遲的組合，對(duì)于該組合而言低速接收器使高速信號(hào)同步(即，從高速信號(hào)有效地恢復(fù)時(shí)鐘定時(shí))。
[0023]在慢(B卩，在該示例中是8Gb/s)接收器同步之后，其將以32Gb/s發(fā)送的0000解釋為0，而將以32Gb/s發(fā)送的1111解釋為I。然而，慢接收器通常在靠近8Gb/s單位時(shí)間間隔的中心處對(duì)其輸入進(jìn)行采樣。因而`，該慢接收器也可以將0001 (或1000或1001)解釋為0，因?yàn)樗鼘?duì)靠近單位時(shí)間間隔的開(kāi)始或結(jié)束的擾動(dòng)(disturbance)不敏感。通過(guò)在測(cè)量比特誤差率的同時(shí)系統(tǒng)地嘗試不同的通道延遲組合以及掃描(swe印)慢接收器的相位來(lái)消除該可能的問(wèn)題。
[0024]圖5圖示比特誤差率對(duì)接收器相位的測(cè)量。諸如505和510之類的曲線示出作為接收器相移Θ的函數(shù)的低速接收器(例如，圖2中的RX 230)處的比特誤差率。在其中發(fā)生最小比特誤差率的接收器相移的范圍△ Θ揭示了被低速接收器測(cè)量的O是否對(duì)應(yīng)于高速0000而不是0001或1000或1001。通過(guò)對(duì)可變延遲器或相位調(diào)整器(諸如，圖2中的延遲器240和245)進(jìn)行編程來(lái)測(cè)試以單位間隔增量調(diào)整的不同的通道延遲組合。得到最大的Λ Θ的組合與最大的接收器眼開(kāi)程度(eye opening)相對(duì)應(yīng)；即，被慢接收器測(cè)量為O的情況僅對(duì)應(yīng)于0000高速輸入。
[0025]如上所述，在重置之后，MUX可以開(kāi)始于任何通道。因而，需要一種找出在最近的重置之后哪個(gè)輸入被首先采樣的方法。假設(shè)MUX開(kāi)始于通道W。如果通道W被延遲一個(gè)位，則MUX的高速輸出處的數(shù)據(jù)被重布置在N位輸出塊內(nèi)-不可被低速接收器檢測(cè)的變化。在另一方面，如果不同的(即，不是MUX開(kāi)始于的那個(gè))通道(例如，通道X)被延遲一個(gè)位，那么數(shù)據(jù)被跨越N位輸出塊進(jìn)行重布置，導(dǎo)致被低速接收器檢測(cè)的受損的眼圖。因而，MUX開(kāi)始于的通道是在不影響由監(jiān)測(cè)高速M(fèi)UX輸出的低速接收器所接收到的數(shù)據(jù)的情況下能夠被延遲一個(gè)位的那個(gè)通道。在圖6A-6D中示出其他對(duì)準(zhǔn)示例。在這些其他示例中，N=4。
[0026]圖64-60示出具有由字母(么、8、(:，...，等)而不是“O”或“ I”標(biāo)記的位的二進(jìn)制數(shù)據(jù)。字母位標(biāo)記僅僅有助于記錄位的身份。說(shuō)到另一種方式，字母記錄時(shí)隙。
[0027]圖6A示出在MUX的輸入和輸出處的各個(gè)時(shí)隙中的數(shù)據(jù)610、620。在圖6A中， 通道I的時(shí)隙AEMQ與通道2的時(shí)隙BFJNR、通道3的CGK0S、以及通道4的DHLPT對(duì)準(zhǔn)。
[0028]盡管對(duì)時(shí)隙進(jìn)行了不同的標(biāo)記，在所有輸入通道上的數(shù)據(jù)610是相同的。因而，如果時(shí)隙AEMQ中的數(shù)據(jù)是01001，那么例如時(shí)隙CGKOS中的數(shù)據(jù)也是01001。每個(gè)時(shí)隙的持續(xù)時(shí)間是t。
[0029]假設(shè)圖6A的4個(gè)輸入數(shù)據(jù)通道被輸入到圖3的MUX并且MUX開(kāi)始于通道I。MUX對(duì)輸入通道處的數(shù)據(jù)610進(jìn)行采樣，以便:
時(shí)隙A來(lái)自通道I 時(shí)隙B來(lái)自通道2 時(shí)隙C來(lái)自通道3 時(shí)隙D來(lái)自通道4 時(shí)隙E來(lái)自通道I 時(shí)隙F來(lái)自通道2
坐坐
寸寸
結(jié)果被示為圖6A中的MUX輸出處的下述數(shù)據(jù)620:
ABCDEF 等等。
[0030]圖6B示出如果通道I被延遲一個(gè)位會(huì)發(fā)生什么。MUX對(duì)在輸入通道處的數(shù)據(jù)630進(jìn)行采樣，以便:
時(shí)隙B來(lái)自通道2 時(shí)隙C來(lái)自通道3 時(shí)隙D來(lái)自通道4 時(shí)隙A來(lái)自通道I 時(shí)隙F來(lái)自通道2 時(shí)隙G來(lái)自通道3
坐坐
寸寸
結(jié)果被示為圖6B中的MUX輸出處的下述數(shù)據(jù)640:
BCDAFG 等等。
[0031]輸出的前N (N=4)個(gè)位已經(jīng)被重布置為“BCDA”而不是“AB⑶”。但是由于該重布置發(fā)生在N位塊內(nèi)，所以這不是可由低速接收器檢測(cè)到的。A、B、C和D是全“O”或全“I”。圖6A和6B示出如果MUX開(kāi)始于通道I上，那么來(lái)自其合適地對(duì)準(zhǔn)的配置的延遲通道I以不能被低速接收器檢測(cè)的方式來(lái)改變MUX輸出。
[0032]圖6B還可以等價(jià)地被解釋為當(dāng)MUX開(kāi)始于通道2時(shí)所獲得的情景。鑒于此，圖6C示出如果(圖6B的)通道2被延遲一個(gè)單位會(huì)發(fā)生什么，并且圖6D示出如果(圖6B的)通道I被延遲一個(gè)單位會(huì)發(fā)生什么?；谏厦娴挠懻?，人們可能期望并且我們應(yīng)當(dāng)看到(在圖6C中)確實(shí)是這種情況:當(dāng)開(kāi)始通道2被延遲一個(gè)單位時(shí)，在MUX的高速輸出中的數(shù)據(jù)位660被重布置在N位塊內(nèi)，使低速接收器中沒(méi)有可檢測(cè)的改變。但是當(dāng)非開(kāi)始通道I被延遲一個(gè)單位時(shí)(見(jiàn)圖6D)，MUX的高速輸出中的數(shù)據(jù)位680被跨越N位塊重布置，損害低速接收器中的眼圖。
[0033]現(xiàn)轉(zhuǎn)向圖6C，MUX對(duì)在輸入通道處的數(shù)據(jù)650進(jìn)行采樣，以便:
時(shí)隙C來(lái)自通道3時(shí)隙D來(lái)自通道4 時(shí)隙A來(lái)自通道I 時(shí)隙B來(lái)自通道2 時(shí)隙G來(lái)自通道3 時(shí)隙H來(lái)自通道4
等等 結(jié)果被示為在圖6C中的MUX輸出處的下述數(shù)據(jù)660:
CDABGH 等等。
[0034]輸出的前N位(N=4)已經(jīng)被重布置為“CDAB”而不是“BCDA”。但是由于該重布置發(fā)生在N位塊內(nèi)，所以其不是低速接收器可檢測(cè)到的。
[0035]最終在圖6D中，MUX對(duì)輸入通道處的數(shù)據(jù)670進(jìn)行采樣，以便:
時(shí)隙B來(lái)自通道2
時(shí)隙C來(lái)自通道3 時(shí)隙D來(lái)自通道4 時(shí)隙X來(lái)自通道I 時(shí)隙F來(lái)自通道2 時(shí)隙G來(lái)自通道3
等等 該結(jié)果被示出為在圖6D中MUX輸出處的下述數(shù)據(jù)680:
BCDXFG 等等。
[0036]輸出的前N位(N=4)已經(jīng)被重布置為“B⑶X”而不是“BCDA”?！癤”是錯(cuò)誤的位；其不必然與B、C或D相同。圖6D的檢查揭示了在高速輸出中的其他位已經(jīng)被跨越N位塊進(jìn)行了重布置。這些改變可被低速接收器檢測(cè)為眼圖損傷。存在兩個(gè)等價(jià)的方式來(lái)查看圖6D的場(chǎng)景:(I)MUX開(kāi)始于通道2 (圖6C)，但是不同的通道(在該情況下是通道I)已經(jīng)被延遲一個(gè)t單位；或者(2) MUX開(kāi)始于通道I (圖6A)，但是通道I已經(jīng)被延遲兩個(gè)t單位。
[0037]一旦已知MUX開(kāi)始于的通道，就可以作出對(duì)通道延遲的調(diào)整以將被MUX輸出的數(shù)據(jù)置于正確的次序。例如，圖6B示出當(dāng)MUX開(kāi)始于通道2時(shí)的情景。在該情況下，通道I必須被提前一個(gè)t單位(或等價(jià)地，通道2、3和4中的每一個(gè)必須被延遲一個(gè)t單位)以返回到圖6A的期望的數(shù)據(jù)排序。
[0038]作為另一個(gè)示例，圖6C示出當(dāng)MUX開(kāi)始于通道3時(shí)的情景。在該情況下，通道I和2中的每一個(gè)必須被提前一個(gè)t單位(或等價(jià)地，通道3和4中的每一個(gè)必須被延遲一個(gè)t單位)以返回到圖6A的期望的數(shù)據(jù)排序。總的來(lái)說(shuō)，如果存在N個(gè)通道并且MUX開(kāi)始于通道M上，那么通道I直到(M-1)中的每一個(gè)必須被提前一個(gè)t單位(或等價(jià)地，通道M直到N中的每一個(gè)必須被延遲一個(gè)t單位)以實(shí)現(xiàn)期望的數(shù)據(jù)排序。
[0039]因而為了對(duì)準(zhǔn)(消除偏斜)并且確定在N:1 MUX中的通道的排序，可以采用下述過(guò)程。首先，數(shù)據(jù)流的復(fù)件被提供到每個(gè)輸入通道(例如，PRBS 235)。接下來(lái)，采用以輸入通道速率運(yùn)行的低速數(shù)據(jù)接收器(例如，230)來(lái)接收MUX的輸出。進(jìn)一步，單位時(shí)隙通道延遲的組合被單步調(diào)試(step through)直到接收器(例如,230)實(shí)現(xiàn)同步。響應(yīng)于由接收器所實(shí)現(xiàn)的同步，作出精細(xì)偏斜調(diào)整以最大化在比特誤差率對(duì)接收器相位Θ的圖中的△ Θ打開(kāi)。(等價(jià)地，作出精細(xì)偏斜調(diào)整以優(yōu)化接收器眼圖的打開(kāi))。通過(guò)發(fā)現(xiàn)在不影響低速接收器處的眼圖的情況下通道M能夠被延遲一個(gè)時(shí)隙，接下來(lái)確定在MUX序列中第一位的通道M0最終，通道I直到(M-1)中的每一個(gè)被提前一個(gè)t單位(或等價(jià)地，通道M直到N中的每一個(gè)被延遲一個(gè)t單位以實(shí)現(xiàn)期望的數(shù)據(jù)排序)。
[0040]每當(dāng)偽隨機(jī)位流可用于同時(shí)到MUX的所有通道的輸入時(shí)，就可以執(zhí)行所述過(guò)程，用于調(diào)整通道之間的偏斜的一些裝置存在，并且低速接收器用于觀察高速M(fèi)UX輸出。例如，在本說(shuō)明書中描述的方法可以在功率循環(huán)、時(shí)鐘重置或其他擾動(dòng)之后自動(dòng)執(zhí)行，或者它們可以被周期性地執(zhí)行。(對(duì)于周期操作，觸發(fā)多路復(fù)用器通道對(duì)準(zhǔn)方法的擾動(dòng)可以是預(yù)定的時(shí)間段到期。)用于多路復(fù)用器通道對(duì)準(zhǔn)的自動(dòng)化系統(tǒng)可以被實(shí)現(xiàn)為通信地耦合于以下部分的電子電路:(i)SERDES 210電路或MUX 220的輸入，以及(ii )耦合于MUX 220的輸出。對(duì)于在圖2中圖示的示例性發(fā)射器系統(tǒng)200，PRBS 235、用于可調(diào)延遲器240和245的控制和接口電路、以及接收器230可以被包含在一個(gè)或多個(gè)ASIC中。以這種方式，此類ASIC能夠被用于以某種重復(fù)的方式自動(dòng)對(duì)準(zhǔn)MUX 220的輸入通道。
[0041]在本文檔中所描述的技術(shù)能夠使用裝置、方法、系統(tǒng)或者裝置、方法和系統(tǒng)的任何組合來(lái)加以實(shí)現(xiàn)。在本文檔中描述的操作和主題的實(shí)現(xiàn)方式(包括在本文檔中公開(kāi)的結(jié)構(gòu)及其結(jié)構(gòu)等價(jià)物)能夠被配置在數(shù)字電子電路中、或者在計(jì)算機(jī)軟件、固件或硬件中，或者在其中的一個(gè)或多個(gè)的組合中。對(duì)于硬件實(shí)現(xiàn)方式而言，所述實(shí)施例(或者其模塊)能夠被實(shí)現(xiàn)在一個(gè)或多個(gè)專用集成電路(ASIC)、混合信號(hào)電路、數(shù)字信號(hào)處理器(DSP)、數(shù)字信號(hào)處理設(shè)備(DSPD)、可編程邏輯設(shè)備(PLD)、現(xiàn)場(chǎng)可編程門陣列(FPGA)、處理器、控制器、微控制器、微處理器和/或被設(shè)計(jì)成執(zhí)行本文所述的功能的其他電子單元或其組合內(nèi)。
[0042]當(dāng)所述實(shí)施例以軟件、固件、中間件或者微碼、程序代碼或代碼段來(lái)實(shí)現(xiàn)時(shí)，它們能夠被存儲(chǔ)在機(jī)器可讀介質(zhì)(或計(jì)算機(jī)可讀介質(zhì))中，諸如存儲(chǔ)組件。代碼段能夠表示過(guò)程、功能、子程序、程序、例程、子例程、模塊、軟件封裝、類、或者指令、數(shù)據(jù)結(jié)構(gòu)、或程序語(yǔ)句的任何組合。代碼段能夠通過(guò)傳遞和/或接收信息、數(shù)據(jù)、自變量、參數(shù)、或存儲(chǔ)內(nèi)容而耦合到另一個(gè)代碼段或硬件電路。
[0043]盡管本文檔包含許多特定實(shí)現(xiàn)方式的詳情，但這些不應(yīng)該被解釋為對(duì)任何發(fā)明或可以被要求保護(hù)的范圍的限制，而是作為專用于特定發(fā)明的特定實(shí)現(xiàn)方式的特征的描述。在本文檔中，在分別的實(shí)現(xiàn)方式的上下文中描述的某些特征也能夠以組合方式被配置在單個(gè)實(shí)現(xiàn)方式中。相反地，在單個(gè)實(shí)現(xiàn)方式的上下文中描述的各種特征也能夠分別地被配置在多個(gè)實(shí)現(xiàn)方式中或被配置在任何合適的子組合中。此外，盡管在上文中可以將特征描述為在某些組合中起作用并甚至最初像這樣要求保護(hù)，但在某些情況下，來(lái)自要求保護(hù)的組合的一個(gè)或多個(gè)特征能夠從所述組合中排除，并且要求保護(hù)的組合可以指向子組合或子組合的變形。
[0044]類似地，盡管在附圖中以特定的次序?qū)Σ僮鬟M(jìn)行描繪，但這不應(yīng)該被理解為要求以示出的特定次序或以順序的次序來(lái)執(zhí)行此類操作，或者要求執(zhí)行所有圖示的操作以實(shí)現(xiàn)期望的結(jié)果。在某些環(huán)境下，多任務(wù)和并行處理可能是有利的。此外，在上述實(shí)現(xiàn)方式中的各種系統(tǒng)組件的分離不應(yīng)該被理解為在所有實(shí)現(xiàn)方式中要求此分離，而應(yīng)該理解的是，所述程序組件和系統(tǒng)通?？梢员灰黄鸺稍趩蝹€(gè)軟件產(chǎn)品中或封裝到多個(gè)軟件產(chǎn)品中。
[0045]提供了公開(kāi)的實(shí)現(xiàn)方式的上述描述以使得本領(lǐng)域任何技術(shù)人員能夠制造或使用本公開(kāi)。對(duì)這些實(shí)現(xiàn)方式的各種修改將容易被本領(lǐng)域技術(shù)人員顯而易見(jiàn)，并且在不背離本公開(kāi)的范圍的情況下，本文所定義的原理可以適用于其他實(shí)現(xiàn)方式。因而，本公開(kāi)非意在限制于本文所示的實(shí)現(xiàn)方式，而是將符合與本文公開(kāi)的原理和新特征一致的最寬的范圍。
【權(quán)利要求】
1.一種用于對(duì)準(zhǔn)多路復(fù)用器的通道的方法，所述方法包括: 將數(shù)字?jǐn)?shù)據(jù)流提供給多路復(fù)用器的N個(gè)輸入通道中的每一個(gè)，每個(gè)數(shù)字?jǐn)?shù)據(jù)流具有數(shù)據(jù)速率R，并且是偽隨機(jī)位流的復(fù)件； 在以低于R的N倍的速率運(yùn)行的數(shù)據(jù)接收器處接收多路復(fù)用器輸出；以及 以(1/R)的單位來(lái)調(diào)整數(shù)據(jù)流之間的相對(duì)延遲，直到數(shù)據(jù)接收器與多路復(fù)用器輸出同步。
2.根據(jù)權(quán)利要求1所述的方法，其中數(shù)據(jù)接收器以速率R運(yùn)行。
3.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括: 針對(duì)所提供的數(shù)據(jù)流之間的相對(duì)延遲的多個(gè)組合來(lái)測(cè)量數(shù)據(jù)接收器的比特誤差率對(duì)接收器相位，針對(duì)其所述數(shù)據(jù)接收器實(shí)現(xiàn)與多路復(fù)用器輸出的同步；以及 從所提供的數(shù)據(jù)流之間的相對(duì)延遲的多個(gè)組合之中確定相對(duì)延遲的組合，所述組合得到接收器相位的最大范圍，在該最大范圍中，比特誤差率被維持在小于預(yù)定水平。
4.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括: 將多路復(fù)用器的輸入處的每個(gè)數(shù)據(jù)流按次序延遲(1/R)的一個(gè)單位；以及當(dāng)其與多路復(fù)用器輸出同步時(shí)，在不影響在數(shù)據(jù)接收器處監(jiān)測(cè)的眼開(kāi)程度的情況下確定能夠被延遲(1/R)的一個(gè)單位的多路復(fù)用器的輸入M ；以及將數(shù)據(jù)輸入I到(M-1)中的每一個(gè)提前(1/R)的一個(gè)單位。
5.根據(jù)權(quán)利要求1所述的方法，其中N大于或等于4，并且R大于或等于8Gb/s。
6.一種系統(tǒng),包括: 多路復(fù)用器，包括N個(gè)輸入通道和被配置成以R的N倍的數(shù)據(jù)速率操作的輸出，每個(gè)輸入通道通信地耦合于可變數(shù)據(jù)延遲器； 接收器，包括連接到多路復(fù)用器的輸出的輸入，接收器被配置成以數(shù)據(jù)速率R來(lái)操作；偽隨機(jī)位流生成器，同時(shí)通信地耦合于N個(gè)可變數(shù)據(jù)延遲器；以及控制器，被配置成操作接收器、偽隨機(jī)位流生成器以及N個(gè)可變數(shù)據(jù)延遲器以對(duì)準(zhǔn)多路復(fù)用器的N個(gè)輸入通道。
7.根據(jù)權(quán)利要求6所述的系統(tǒng)，其中接收器和偽隨機(jī)位流生成器在集成電路芯片中加以實(shí)現(xiàn)。
8.根據(jù)權(quán)利要求7所述的系統(tǒng)，其中控制器也在集成電路芯片中加以實(shí)現(xiàn)。
9.根據(jù)權(quán)利要求6所述的系統(tǒng)，其中可變數(shù)據(jù)延遲器被配置成以(1/R)的單位來(lái)延遲數(shù)據(jù)。
10.根據(jù)權(quán)利要求6所述的系統(tǒng)，其中，為了對(duì)準(zhǔn)多路復(fù)用器的N個(gè)輸入通道，所述控制器被配置成: 針對(duì)由生成器提供到多路復(fù)用器的N個(gè)輸入通道的偽隨機(jī)位流之間的相對(duì)延遲的多個(gè)組合來(lái)測(cè)量接收器的比特誤差率對(duì)接收器相位，針對(duì)其所述數(shù)據(jù)接收器實(shí)現(xiàn)與多路復(fù)用器輸出的同步，以及 從所提供的偽隨機(jī)位流之間的相對(duì)延遲的多個(gè)組合之中確定相對(duì)延遲的組合，所述組合得到接收器相位的最大范圍，在該最大范圍中比特誤差率被維持在小于預(yù)定水平。
11.根據(jù)權(quán)利要求6所述的系統(tǒng)，其中，為了對(duì)準(zhǔn)多路復(fù)用器的N個(gè)輸入通道，所述控制器被配置成:將多路復(fù)用器的N個(gè)輸入通道處的每個(gè)偽隨機(jī)位流按次序延遲(1/R)的一個(gè)單位， 當(dāng)其與多路復(fù)用器輸出同步時(shí)，在不影響在接收器處監(jiān)測(cè)的眼開(kāi)程度的情況下確定能夠被延遲(1/R)的一個(gè)單位的多路復(fù)用器的輸入通道M，以及將輸入通道I到(M-1)中的每一個(gè)提前(I/R )的一個(gè)單位。
12.根據(jù)權(quán)利要求6所述的系統(tǒng)，其中N大于或等于4，并且R大于或等于8Gb/s。
13.—種系統(tǒng),包括: N個(gè)可變數(shù)據(jù)延遲器，通信地耦合于多路復(fù)用器的分別的N個(gè)輸入通道； 偽隨機(jī)位流生成器，同時(shí)耦合于N個(gè)可變數(shù)據(jù)延遲器，并且被配置成通過(guò)N個(gè)同時(shí)連接的可變數(shù)據(jù)延遲器而將具有數(shù)據(jù)速率R的信號(hào)提供到多路復(fù)用器的N個(gè)輸入通道； 接收器，通信地耦合于多路復(fù)用器的輸出，其中所述接收器被配置成: 從多路復(fù)用器接收包括被提供到多路復(fù)用器的N個(gè)輸入通道的信號(hào)的N個(gè)多路復(fù)用復(fù)件的另一個(gè)信號(hào)，所述另一個(gè)信號(hào)具有R的N倍的數(shù)據(jù)速率，以及 以數(shù)據(jù)速率R對(duì)具有R的N倍的數(shù)據(jù)速率的所接收的另一個(gè)信號(hào)進(jìn)行操作；以及控制器，被配置成操作接收器、偽隨機(jī)位流發(fā)生器以及N個(gè)可變數(shù)據(jù)延遲器以對(duì)準(zhǔn)多路復(fù)用器的N個(gè)輸入通道。
14.根據(jù)權(quán)利要求13所述的系統(tǒng)，其中，為了對(duì)準(zhǔn)多路復(fù)用器的N個(gè)輸入通道，所述控制器被配置成: 針對(duì)由生成器提供到多路復(fù)用器的N個(gè)輸入通道的偽隨機(jī)位流之間的相對(duì)延遲的多個(gè)組合來(lái)測(cè)量接收器的比特誤差率對(duì)接收器相位，針對(duì)其所述數(shù)據(jù)接收器實(shí)現(xiàn)與多路復(fù)用器輸出的同步，以及 從所提供的偽隨機(jī)位流之間的相對(duì)延遲的多個(gè)組合之中確定相對(duì)延遲的組合，所述組合得到接收器相位的最大范圍，在該最大范圍中，比特誤差率被維持在小于預(yù)定水平。
15.根據(jù)權(quán)利要求13所述的系統(tǒng)，其中，為了對(duì)準(zhǔn)多路復(fù)用器的N個(gè)輸入通道，所述控制器被配置成: 將在多路復(fù)用器的N個(gè)輸入通道處的每個(gè)偽隨機(jī)位流按次序延遲(1/R)的一個(gè)單位，當(dāng)其與多路復(fù)用器輸出同步時(shí)，在不影響在接收器處監(jiān)測(cè)的眼開(kāi)程度的情況下確定能夠被延遲(1/R)的一個(gè)單位的多路復(fù)用器的輸入通道M，以及將輸入通道I到(M-1)中的每一個(gè)提前(I/R)的一個(gè)單位。
16.根據(jù)權(quán)利要求13所述的系統(tǒng)，其中接收器和偽隨機(jī)位流發(fā)生器被包含在集成電路芯片上。
17.根據(jù)權(quán)利要求16所述的系統(tǒng)，其中所述控制器也被包含在IC芯片上。
18.根據(jù)權(quán)利要求13所述的系統(tǒng)，其中可變數(shù)據(jù)延遲器被配置成以(1/R)的單位來(lái)延遲數(shù)據(jù)。
19.根據(jù)權(quán)利要求13所述的系統(tǒng)，其中N大于或等于4，并且R大于或等于8Gb/s。
【文檔編號(hào)】H03M9/00GK103563276SQ201280026106
【公開(kāi)日】2014年2月5日 申請(qǐng)日期:2012年3月29日 優(yōu)先權(quán)日:2011年4月1日
【發(fā)明者】S.K.S.哈塔納, H.姜 申請(qǐng)人:奧普內(nèi)斯特子系統(tǒng)公司