專利名稱：一種可變類型的Sigma-Delta調(diào)制器的制作方法
技術領域：
本發(fā)明屬于CMOS模數(shù)轉(zhuǎn)換器技術領域，特別涉及一種可變類型的Sigma-Delta調(diào)制器。
背景技術：
模數(shù)轉(zhuǎn)換器(Analog-to-Digital convertor,ADC)是連接現(xiàn)實模擬世界和虛擬數(shù)字世界的橋梁，在現(xiàn)代信號處理中具有非常重要的作用，廣泛用于數(shù)字音頻、數(shù)字電子、圖像編碼及頻率合成等領域。近年來，隨著對高精度ADC需求的不斷增加，加上傳統(tǒng)奈奎斯特ADC難以實現(xiàn)高分辨率的模數(shù)轉(zhuǎn)換，使得Sigma-Delta ADC成為模數(shù)轉(zhuǎn)換器領域的研究熱點。自二十世紀六十年代誕生以來，Sigma-Delta調(diào)制技術經(jīng)過長期發(fā)展，已成為超大規(guī)模 集成電路系統(tǒng)中實現(xiàn)高性能模數(shù)轉(zhuǎn)換接口電路的一個主流技術?；赟igma-Delta調(diào)制技術的Sigma-Delta調(diào)制器應用過采樣技術和噪聲整形技術,把量化噪聲推向高頻，從而顯著提高ADC的信噪比。Sigma-Delta調(diào)制器主要由一個A/D轉(zhuǎn)換器、一個D/A轉(zhuǎn)換器和一系列積分器組成，如附圖1所示。其中，積分器的個數(shù)決定了 Sigma-Delta調(diào)制器的階數(shù)。例如，單環(huán)調(diào)制器中有兩個積分器串聯(lián)，則此單環(huán)Sigma-Delta調(diào)制器就是一個單環(huán)二階Sigma-Delta調(diào)制器。Sigma-Delta調(diào)制器的主要性能指標有動態(tài)范圍(Dynamic Range, DR)、信噪比(Signal-to-NoiseRatio, SNR)和有效位數(shù)(Effective Number of Bits, ΕΝ0Β)等。其中DR是指轉(zhuǎn)換器最大輸入信號和能檢測到的最小輸入信號能量的比值；SNR是指在一定的輸入幅度時，轉(zhuǎn)換器輸出信號能量與噪聲能量的比值；ΕΝ0Β根據(jù)轉(zhuǎn)換器的實際SNR值來計算，與SNR密切相關。Sigma-Delta調(diào)制器可分為連續(xù)時間型和離散時間型兩種類型。附圖2展示了簡單的一階離散時間型Sigma-Delta調(diào)制器，其采用的積分器結(jié)構(gòu)是開關電容電路。離散時間型Sigma-Delta調(diào)制器具有良好的線性度，能容忍較大的時鐘抖動，且積分器的增益系數(shù)比較穩(wěn)定；但為了滿足精度和速度的要求，調(diào)制器中第一級積分器需要高單位增益帶寬的運算放大器，一般需要5-10倍的時鐘頻率，以完成電荷在一個周期內(nèi)從采樣電容到積分電容的轉(zhuǎn)移。因此，離散時間型Sigma-Delta調(diào)制器多應用于音頻等低頻領域，不適合應用于高頻領域。附圖3展示了簡單的一階連續(xù)時間型Sigma-Delta調(diào)制器，其采用的積分器結(jié)構(gòu)是有源RC電路。連續(xù)時間型Sigma-Delta調(diào)制器采用固定電阻代替開關電容，利用RC電路方式完成積分功能，故對運算放大器的單位增益帶寬要求不高，一般為系統(tǒng)的時鐘頻率即可。因此,連續(xù)時間型Sigma-Delta調(diào)制器特別適合應用于高頻領域。連續(xù)時間型Sigma-Delta調(diào)制器的缺點是由于有源RC積分器中電阻和電容的值容易受CMOS加工工藝影響，RC時間常數(shù)偏差往往可達到40%，因此會導致噪聲傳遞函數(shù)發(fā)生偏差，對調(diào)制器性能的影響較大。為了解決現(xiàn)有技術中的優(yōu)化折衷，本發(fā)明根據(jù)連續(xù)時間型和離散時間型Sigma-Delta調(diào)制器各自適用的領域,提供一種可變類型的Sigma-Delta調(diào)制器在低頻領域，選擇離散時間型Sigma-Delta調(diào)制器完成調(diào)制器功能；在高頻領域，選擇連續(xù)時間型Sigma-Delta調(diào)制器完成調(diào)制器功能。
發(fā)明內(nèi)容鑒于現(xiàn)有技術存在的不足，本發(fā)明目的旨在提供一種可變類型的Sigma-Delta調(diào)制器，該調(diào)制器應用在高頻領域時，可選擇連續(xù)時間型Sigma-Delta調(diào)制器完成調(diào)制器功能，避免由于離散時間型Sigma-Delta調(diào)制器中運放帶寬無法滿足要求而導致調(diào)制器系統(tǒng)性能的下降；應用在低頻領域時，可選擇離散時間型Sigma-Delta調(diào)制器完成調(diào)制器功能，避免由于連續(xù)時間型Sigma-Delta調(diào)制器中RC時間常數(shù)偏差噪聲導致調(diào)制器系統(tǒng)性能的下降。本發(fā)明通過如下技術方案實現(xiàn)一種可變類型的Sigma-Delta調(diào)制器，其具有連續(xù)時間型和離散時間型兩種類型的Sigma-Delta調(diào)制器工作模式，其特征在于包括第一積分器、第二積分器、量化器、反饋數(shù)模轉(zhuǎn)換器和開關SI ;所述第一積分器與所述第二積分器連接；所述第二積分器與所述量化器連接；所述量化器用于對所述第二積分器的輸出進行量化；所述反饋數(shù)模轉(zhuǎn)換器連接于所述量化器與所述第一積分器、所述第二積分器之間，用于對第一積分器、第二積分器進行反饋；所述第一積分器包括第一開關電容積分器和第一有源RC積分器，所述第二積分器包括第二開關電容積分器和第二有源RC積分器；所述第一積分器和第二積分器均分別具有開關電容積分器和有源RC積分器兩種類型的工作模式；所述第一開關電容積分器包括采樣電容Ca、積分電容Cl、開關ckl、ck2、ckl_d和運算放大器ampl ;所述第一有源RC積分器包括電阻Ral、電容Cl和運算放大器ampl ;所述第二開關電容積分器包括采樣電容Cb、積分電容C2、開關ckl、ck2、ckl_d和運算放大器amp2 ;所述第二有源RC積分器包括電阻Ra2、電容C2和運算放大器amp2 ；所述開關ckl、ck2、ckl_d均為CMOS互補開關，均由兩相非交疊時鐘控制；所述開關SI為雙向開關，用于選擇所述第一積分器和第二積分器工作模式的類型，所述選擇是在所述開關電容積分器和有源RC積分器兩種類型的工作模式中選擇一種；所述開關SI由芯片外部輸入信號控制，由用戶根據(jù)實際應用場合選擇控制。本發(fā)明還提供了 所述第一開關電容積分器和第一有源RC積分器共用所述運算放大器ampl和積分電容Cl ;所述第二開關電容積分器和第二有源RC積分器共用所述運算放大器amp2和積分電容C2。所述量化器的時鐘頻率由所述開關SI進行選擇。

圖1是Sigma-Delta調(diào)制器的結(jié)構(gòu)框圖。圖2是一階離散時間型Sigma-Delta調(diào)制器結(jié)構(gòu)框圖。圖3是一階連續(xù)時間型Sigma-Delta調(diào)制器結(jié)構(gòu)框圖。圖4是本發(fā)明設計的可變類型的Sigma-Delta調(diào)制器的電路原理圖。[0021]圖5是開關SI選擇連續(xù)時間型Sigma-Delta調(diào)制器結(jié)構(gòu)框圖。圖6是二階離散時間型Sigma-Delta調(diào)制器輸出的功率譜密度。圖7是RC時間常數(shù)偏差對二階離散時間型Sigma-Delta調(diào)制器SNR的影響。圖8是開關SI選擇離散時間型Sigma-Delta調(diào)制器結(jié)構(gòu)框圖。圖9是二階連續(xù)時間型Sigma-Delta調(diào)制器輸出的功率譜密度。
具體實施方式
以下結(jié)合附圖和實施案例對本發(fā)明作進一步的說明。本發(fā)明設計的一種可變類型的Sigma-Delta調(diào)制器，是用戶可根據(jù)調(diào)制器的具體應用場合，選擇連續(xù)時間型或者離散時間型Sigma-Delta調(diào)制器完成調(diào)制器功能。當輸入信號頻率較高時，為保證一定的過采樣率，系統(tǒng)的時鐘頻率也較高，因此離散時間型Sigma-Delta調(diào)制器中的運放帶寬不能滿足5-10倍的時鐘頻率，此時選擇連續(xù)時間型Sigma-Delta調(diào)制器完成調(diào)制功能。當輸入信號頻率較低時，為保證一定的過采樣率，系統(tǒng)的時鐘頻率也較低，為避免連續(xù)時間型Sigma-Delta調(diào)制器中RC時間常數(shù)偏差的影響，選擇離散時間型Sigma-Delta調(diào)制器完成調(diào)制功能,此時調(diào)制器中運放的帶寬已大于5_10倍的采樣頻率。本發(fā)明的優(yōu)點在于用戶可根據(jù)實際應用場合對調(diào)制器的類型進行選擇，即高頻領域使用連續(xù)時間型Sigma-Delta調(diào)制器，低頻領域使用離散時間型Sigma-Delta調(diào)制器。本發(fā)明設計的可變類型的Sigma-Delta調(diào)制器的電路原理如附圖4所示，包含第一積分器、第二積分器、量化器和反饋數(shù)模轉(zhuǎn)換器。所述第一積分器包括四個開關S1、兩個開關ckl_d、兩個開關ckl、兩個開關ck2、運算放大器amp1、兩個采樣電容Ca、兩個積分電容Cl，兩個采樣電阻Ral，用于對輸入信號進行積分。所述第二積分器包括四個開關S1、兩個開關ckl_d、兩個開關ckl、兩個開關ck2、運算放大器amp2、兩個采樣電容Cb、兩個積分電容C2，兩個采樣電阻Ra2，用于對所述第一積分器的輸出進行積分。所述量化器包括一個開關S1、可供選擇的時鐘頻率CLK_(^P CLK_D、動態(tài)比較器和RS觸發(fā)器，用于對所述第二積分器的輸出進行量化。所述反饋數(shù)模轉(zhuǎn)換器包括四個正反饋電平VREF+、四個負反饋電平VREF-、四個由Qn控制的開關、四個由Qp控制的開關、兩個反饋電阻Rbl、兩個反饋電阻Rb2、兩個正反饋電平Qn和兩個負反饋電平QP，四個開關ck2_d，用于對所述第一積分器、第二積分器進行反饋。電路的具體連接方式為輸入信號Vin+連接到第一個SI開關，輸入信號VIN_連接第二個SI開關，第一個SI開關的另兩個選擇端分別連接第一個ckl_d開關的一端和第一個Ral電阻的一端，第一個Ral電阻的另一端連接到第三個SI開關的一個選擇端，第一個ckl_d開關的另一端連接到第一個Ca采樣電容，第一個Ca采樣電容的另一端連接第一個ck2開關和第一個ckl開關，第一個ck2開關的另一端連接到第三個SI開關的另一個選擇端；第二個SI開關的另兩個選擇端分別連接第二個ckl_d開關的一端和第二個Ral電阻的一端，第二個ckl_d開關的一端連接第二個Ca米樣電容的一端,第二個Ca米樣電容的另一端連接到第二個ck2開關和第二個ckl開關，第二個ck2開關連接到第四個SI開關的一個選擇端，第二個Ral電阻連接到第四個開關SI的另一個選擇端；第一個ckl開關的另一端與第二個ckl開關的另一端相連,第三個SI開關的一端連接到運放ampl的正輸入端,第四個SI開關的一端連接到運放ampl的負輸入端,第一個Cl積分電容連接運放的正輸入端和負輸出端，第二個Cl積分電容連接到運放的負輸入端和正輸出端；運放ampl的負輸出端連接到第五個SI開關，運放ampl的正輸出端連接到第六個SI開關，第五個SI開關的另兩個選擇端分別連接第三個ckl_d開關的一端和第一個Rbl電阻的一端，第一個Rbl電阻的另一端連接到第七個SI開關的一個選擇端，第三個ckl_d開關的另一端連接到第一個Cb采樣電容，第一個Cb采樣電容的另一端連接第三個ck2開關和第三個ckl開關，第三個ck2開關的另一端連接到第七個SI開關的另一個選擇端；第六個SI開關的另兩個選擇端分別連接第四個ckl_d開關的一端和第二個Rbl電阻的一端，第四個ckl_d開關的一端連接第二個Cb采樣電容的一端，第二個Cb采樣電容的另一端連接到第四個ck2開關和第四個ckl開關，第四個ck2開關連接到第八個SI開關的一個選擇端，第二個Rbl電阻連接到第八個開關SI的另一個選擇端；第三個ckl開關的另一端與第四個ckl開關的另一端相連，第七個SI開關的一端連接到運放amp2的正輸入端,第八個SI開關的一端連接到運放amp2的負輸入端，第一個C2積分電容連接運放的正輸入端和負輸出端,第二個C2積分電容連接到運放的負輸入端和正輸出端；第二個運算放大器amp2的負輸出端連接量化器的一個輸入端，第二個運算放大器amp2的正輸入端連接量化器的另一個輸入端，量化器的時鐘控制端由第九個SI開關控制，第九個SI開關的另外兩個選擇端分別連接時鐘CLK_D和CLK_C，量化器的輸出分別為互補高低電平Qn和Qp ;第一個正反饋電平VREF+連接到第一個Qn開關的一端，第一個負反饋電平VREF-連接到第一個Qp開關一端，第一個Qn開關的另一端和第一個Qp開關一端一起連接到第一個ck2_d開關的一端,第一個ck2_d開關的另一端連接到第一個Ca采樣電容和第一個ckl_d開關之間；第一個Rbl反饋電阻連接于Qn和第一個Ral電阻的一端；第二個正反饋電平VREF+連接到第二個Qn開關的一端，第二個負反饋電平VREF-連接到第二個Qp開關一端，第二個Qn開關的另一端和第二個Qp開關一端一起連接到第二個ck2_d開關的一端，第二個ck2_d開關的另一端連接到第二個Ca采樣電容和第二個ckl_d開關之間；第二個Rbl反饋電阻連接于Qp和第二個Ral電阻的一端；第三個正反饋電平VREF+連接到第三個Qn開關的一端，第三個負反饋電平VREF-連接到第三個Qp開關一端，第三個Qn開關的另一端和第三個Qp開關一端一起連接到第三個ck2_d開關的一端，第三個ck2_d開關的另一端連接到第一個Cb采樣電容和第三個ckl_d開關之間；第一個Rb2反饋電阻連接于Qp和第一個Ra2電阻的一端；第四個正反饋電平VREF+連接到第四個Qn開關的一端，第四個負反饋電平VREF-連接到第四個Qp開關一端，第四個Qn開關的另一端和第四個Qp開關一端一起連接到第四個ck2_d開關的一端，第四個ck2_d開關的另一端連接到第二個Cb采樣電容和第四個ckl_d開關之間；第二個Rb2反饋電阻連接于Qp和第二個Ra2電阻的一端。具體工作機制如下雙向開關SI通過芯片外部接口進行輸入。當SI開關為‘I’時，第一個SI開關選擇第一個Ral —端，第二個SI開關選擇第二個Ral —端，第三個SI開關選擇第一個Ral的另一端，第四個SI開關選擇第二個Ral另一端,第五個SI開關選擇第一個Ra2 —端,第六個SI開關選擇第二個Ra2 —端，第七個SI開關選擇第一個Ra2的另一端，第八個SI開關選擇第二個Ra2另一端，第九個SI開關選擇CLK_C 一端，此時系統(tǒng)結(jié)構(gòu)框圖可簡化為附圖5所示，為一個二階連續(xù)時間型Sigma-Delta調(diào)制器。輸入信號經(jīng)過第一積分器、第二積分器后，由量化器進行A/D轉(zhuǎn)換，量化器由動態(tài)比較器和RS鎖存器實現(xiàn)，輸出為Qp和Qn各級積分器的增益系數(shù)h和k2由式⑴、⑵確定
1/Ra1C1=kifs[0037]
1/RaC2=k2fs其中Ral、Ra2為電阻值，CpC2為積分電容值，fs為系統(tǒng)的時鐘頻率。反饋數(shù)模轉(zhuǎn)換器直接由量化器輸出信號Qn、Qp及反饋電阻Rbl、Rb2組成，反饋信號直接加在運放的輸入端，各級調(diào)制器的反饋系數(shù)％、&2分別由式(3)、(4)確定
A1=Ra1/Rb1
A2=Ra1/Rb1[0041]由此完成連續(xù)時間型Sigma-Delta調(diào)制功能。利用Matlab/Simulink進行仿真，當輸入信號為IMHz時，時鐘頻率為128MHz，即過采樣率為64，此時運放的單位增益帶寬為系統(tǒng)的時鐘頻率，不考慮RC時間常數(shù)偏差的影響，此時調(diào)制器輸出的功率譜密度如附圖6所示，信噪比達到60dB。由于連續(xù)時間型Sigma-Delta調(diào)制器中電阻和電容的值容易受CMOS加工工藝的影響，有時RC時間常數(shù)偏差會高達40%，由此導致系統(tǒng)的傳遞函數(shù)發(fā)生很大的偏差，嚴重影響調(diào)制器的信噪比。RC時間常數(shù)偏差是連續(xù)時間型Sigma-Delta調(diào)制器最大的非理想因素。附圖7給出了當RC時間常數(shù)偏差在正負40%內(nèi)變化時調(diào)制器的信噪比，信噪比甚至會降至50dB。因此，若連續(xù)時間型Sigma-Delta調(diào)制器應用于音頻等低頻領域，由于RC時間常數(shù)偏差的存在，可選擇離散時間型Sigma-Delta調(diào)制器作為調(diào)制器類型，避免信噪比的下降。同時，在音頻等低頻領域，在一定的過采樣率下，系統(tǒng)的時鐘頻率也下降，此時離散時間型Sigma-Delta調(diào)制器中運放的帶寬足以滿足5_10倍的時鐘頻率。當SI開關為‘2’時，第一個SI開關選擇第一個ckl_d —端，第二個SI開關選擇第二個ckl_d —端，第三個SI開關選擇第一個ck2的一端，第四個SI開關選擇第二個ck2的一端，第五個SI開關選擇第三個ckl_d —端，第六個SI開關選擇第四個ckl_d的一端，第七個SI開關選擇第三個ck2的一端，第八個SI開關選擇第四個ck2的一端，第九個SI開關選擇CLK_D —端，此時系統(tǒng)結(jié)構(gòu)框圖可簡化為圖8所示，為一個二階離散時間型Sigma-Delta調(diào)制器。輸入信號在時鐘ckl使能時，通過采樣電容Ca對其進行采樣，在時鐘ck2使能時，利用積分電容Cl和運放ampl進行積分。第一個積分器的輸出同樣在時鐘ckl使能時，由Cb對其進行采樣，在時鐘ck2使能時利用積分電容C2和amp2進行積分。第二個積分器的輸出由量化器進行A/D轉(zhuǎn)換，量化器可由動態(tài)比較器和RS鎖存器實現(xiàn)，輸出為Qp和Qn。反饋數(shù)模轉(zhuǎn)換器由VREF+、VREF-、時鐘ck2_d、量化器輸出信號QN、Qp組成。QN，Qp為互補高低電平，若量化器輸出Qp = I，Qn = O,即反饋的開關Qp導通，Qn關斷，則在時鐘ck2_d使能時，在第一個積分器的正輸入端反饋VREF-，負輸入端反饋VREF+;同樣的，在第二個積分器的正輸入端反饋VREF-，負輸入端處反饋VREF+。其中開關ckl、ck2、ckl_d、ck2_d、QN，Qp由CMOS互補開關實現(xiàn)，由此完成離散時間型Sigma-Delta調(diào)制功能。此時各級積分器的增益系數(shù)由式(5)、(6)確定
權(quán)利要求1.一種可變類型的Sigma-Delta調(diào)制器，其具有連續(xù)時間型和離散時間型兩種類型的 Sigma-Delta調(diào)制器工作模式，其特征在于包括第一積分器、第二積分器、量化器、反饋數(shù)模轉(zhuǎn)換器和開關SI ;所述第一積分器與所述第二積分器連接；所述第二積分器與所述量化器連接；所述量化器用于對所述第二積分器的輸出進行量化；所述反饋數(shù)模轉(zhuǎn)換器連接于所述量化器與所述第一積分器、所述第二積分器之間，用于對第一積分器、第二積分器進行反饋；所述第一積分器包括第一開關電容積分器和第一有源RC積分器，所述第二積分器包括第二開關電容積分器和第二有源RC積分器；所述第一積分器和第二積分器均分別具有開關電容積分器和有源RC積分器兩種類型的工作模式；所述第一開關電容積分器包括采樣電容Ca、積分電容Cl、開關ckl、ck2、ckl_d和運算放大器ampl ;所述第一有源RC積分器包括電阻Ral、電容Cl和運算放大器ampl ;所述第二開關電容積分器包括米樣電容Cb、積分電容C2、開關ckl、ck2、ckl_d和運算放大器amp2 ； 所述第二有源RC積分器包括電阻Ra2、電容C2和運算放大器amp2 ；所述開關ckl、ck2、ckl_d均為CMOS互補開關，均由兩相非交疊時鐘控制；所述開關SI為雙向開關，用于選擇所述第一積分器和第二積分器工作模式的類型，所述選擇是在所述開關電容積分器和有源RC積分器兩種類型的工作模式中選擇一種；所述開關SI由芯片外部輸入信號控制，由用戶根據(jù)實際應用場合選擇控制。
2.根據(jù)權(quán)利要求1所述的可變類型的Sigma-Delta調(diào)制器，其特征在于所述第一開關電容積分器和第一有源RC積分器共用所述運算放大器ampl和積分電容Cl ;所述第二開關電容積分器和第二有源RC積分器共用所述運算放大器amp2和積分電容C2。
3.根據(jù)權(quán)利要求1所述的可變類型的Sigma-Delta調(diào)制器，其特征在于所述量化器的時鐘頻率由所述開關SI進行選擇。
專利摘要一種可變類型的Sigma-Delta調(diào)制器，包括雙向開關、開關電容積分器、有源RC積分器、量化器和反饋數(shù)模轉(zhuǎn)換器，具有連續(xù)時間型和離散時間型兩種類型的Sigma-Delta調(diào)制器工作模式。其中雙向開關由用戶根據(jù)實際需要進行選擇，在高頻領域可令雙向開關選擇連續(xù)時間型Sigma-Delta調(diào)制器完成調(diào)制器功能，避免由于離散時間型Sigma-Delta調(diào)制器中運算放大器帶寬無法滿足要求而導致調(diào)制器系統(tǒng)性能的下降；在低頻領域可令雙向開關選擇離散時間型Sigma-Delta調(diào)制器完成調(diào)制器功能，避免由于連續(xù)時間型Sigma-Delta調(diào)制器中RC時間常數(shù)偏差噪聲導致調(diào)制器系統(tǒng)性能的下降。
文檔編號H03M3/00GK202856717SQ20122029763
公開日2013年4月3日 申請日期2012年6月22日 優(yōu)先權(quán)日2012年6月22日
發(fā)明者顧曉峰, 沈琪, 王偉印, 趙琳娜 申請人:江南大學