專(zhuān)利名稱(chēng)：延時(shí)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種延時(shí)電路。
背景技術(shù)：
延時(shí)電路在集成電路中的應(yīng)用非常廣泛，精確的延時(shí)電路能夠改善集成電路的性能。特別是在存儲(chǔ)器應(yīng)用中，對(duì)存儲(chǔ)單元進(jìn)行讀寫(xiě)等操作時(shí)，都需要延時(shí)電路實(shí)現(xiàn)時(shí)序控制。
圖1為現(xiàn)有技術(shù)中常用的一種延時(shí)電路原理圖。如圖1所示，現(xiàn)有的延時(shí)電路包括PM0S管？11、匪05管附1、電阻1 、電容(、第一緩沖器41和第二緩沖器A2。PMOS管Pll 的柵極與NMOS管Nll的柵極短接并連接至信號(hào)輸入端In，源極接入電源電壓Vdd。電阻R 的一端連接PMOS管Pll的漏極，另一端連接NMOS管Nll的漏極連接。NMOS管Nll的源極接地。電容C的一端連接NMOS管Nll的漏極，另一端接地。第一緩沖器Al的輸入端連接 NMOS管Nll的漏極，輸出端連接第二緩沖器A2的輸入端，第二緩沖器A2的輸出端即為信號(hào)輸出端Out。
當(dāng)圖1所不的信號(hào)輸入端In輸入的電壓信號(hào)由高電平變?yōu)榈碗娖綍r(shí),PMOS管PlI 導(dǎo)通，NMOS管Nll斷開(kāi)，電流經(jīng)PMOS管Pll和電阻R給電容C充電，再通過(guò)第一緩沖器Al 和第二緩沖器A2的延時(shí)累加產(chǎn)生所需延時(shí)；同理，當(dāng)信號(hào)輸入端In輸入的電壓信號(hào)由低電平變?yōu)楦唠娖綍r(shí)，PMOS管Pll斷開(kāi)，NMOS管Nll導(dǎo)通，電容C中的電荷經(jīng)NMOS管Nll流向大地,進(jìn)行放電。
然而，圖1所不的信號(hào)輸入端In輸入的電壓信號(hào)在進(jìn)行高低電平的轉(zhuǎn)換時(shí)，PMOS 管Pll和NMOS管Nll在一個(gè)短暫的時(shí)段內(nèi)會(huì)同時(shí)導(dǎo)通，由此會(huì)產(chǎn)生瞬態(tài)導(dǎo)通電流，即經(jīng) PMOS管P11、電阻R和NMOS管NI I流向大地的電流，該電流遠(yuǎn)大于給電容C充電的充電電流，在延時(shí)電路中產(chǎn)生較多的功率損耗。另一方面，為提高電路的集成度，電阻R的取值一般設(shè)計(jì)得較小，因此，當(dāng)電源電壓Vdd升高時(shí)，經(jīng)過(guò)PMOS管Pl I和電阻R給電容C充電的充電電流就會(huì)大幅度增加，造成功率損耗。
更多關(guān)于延時(shí)電路的技術(shù)方案可以參考申請(qǐng)?zhí)枮?01010027322. 7、發(fā)明名稱(chēng)為延時(shí)電路的中國(guó)專(zhuān)利申請(qǐng)文件。發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供一種低功耗、高精度的延時(shí)電路。
為解決上述問(wèn)題，本發(fā)明提供了一種延時(shí)電路，包括第一開(kāi)關(guān)單元，包括柵極連接至信號(hào)輸入端的第一 PMOS管和第一 NMOS管，所述第一 PMOS管的源極接入第一電壓，所述第一 NMOS管的源極接入第二電壓，所述第一電壓高于所述第二電壓；電流鏡單元，包括參考電流源、第二 PMOS管和第三PMOS管，所述第二 PMOS管的漏極與柵極相連并連接至所述第三PMOS管的柵極、源 極接入所述第一電壓，所述參考電流源的一端連接所述第二 PMOS 管的漏極、另一端接入所述第二電壓，所述第三PMOS管的漏極 連接所述第一 PMOS管的漏極、源極連接所述第一 NMOS管的漏極；充電電容，所述充電電容的一端連接所述第一 NMOS 管的漏極，另一端接入所述第二電壓；第二開(kāi)關(guān)單元，包括第三NMOS管、柵極均連接至所述 第一 NMOS管的漏極的第四PMOS管和第二 NMOS管，所述第四PMOS管的源極接入所述第一 電壓、漏極與所述第三NMOS管的漏極相連，所述第二 NMOS管的源極接入所述第二電壓、漏 極與所述第三NMOS管的源極相連，所述第三NMOS管的柵極接入所述第一電壓；緩沖器，所 述緩沖器的輸入端連接所述第三NMOS管的漏極，輸出端作為所述延時(shí)電路的信號(hào)輸出端。
可選的，所述參考電流源為帶隙基準(zhǔn)源。
可選的，所述參考電流源提供的參考電流根據(jù)所述第一開(kāi)關(guān)單元輸出電壓信號(hào)的 上升時(shí)間確定。
可選的，所述第三PMOS管的寬長(zhǎng)比與所述第二 PMOS管的寬長(zhǎng)比的比值根據(jù)所述 參考電流源提供的參考電流和所需電流比例確定。
可選的，所述第三PMOS管的寬長(zhǎng)比與所述第二 PMOS管的寬長(zhǎng)比的比值小于10。
可選的，所述第三PMOS管的寬長(zhǎng)比與所述第二 PMOS管的寬長(zhǎng)比的比值為I。
可選的，所述第一電壓為電源電壓，所述第二電壓為地線電壓。
與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案提供的延時(shí)電路具有以下有益效果
1、對(duì)電容充電的充電電流是通過(guò)電流鏡單元對(duì)參考電流鏡像產(chǎn)生，是一個(gè)固定電 流，在延時(shí)電路工作時(shí)不受電源電壓的影響，即當(dāng)電源電壓升高時(shí)，充電電流也不會(huì)增大。 并且，電流鏡單元中輸出充電電流的晶體管的等效電阻很大，由于第一開(kāi)關(guān)單元中PMOS管 和NMOS管同時(shí)導(dǎo)通所產(chǎn)生的瞬態(tài)導(dǎo)通電流就不會(huì)超過(guò)充電電流，有效地降低了延時(shí)電路 的功率損耗。
2、在第二開(kāi)關(guān)單元中設(shè)置有受電源電壓控制的第三NMOS管，當(dāng)電源電壓升高引 起第一開(kāi)關(guān)單元輸出電壓信號(hào)的上升時(shí)間增加時(shí)，第三NMOS管在電源電壓的控制下導(dǎo)通 能力增強(qiáng)，等效電阻減小，因而第二開(kāi)關(guān)單元的放電能力加強(qiáng)，即第二開(kāi)關(guān)單元輸出電壓信 號(hào)的下降時(shí)間減小，因此，能夠保證延時(shí)電路產(chǎn)生高精度延時(shí)。


圖1是現(xiàn)有的一種延時(shí)電路原理圖2是本發(fā)明實(shí)施例的延時(shí)電路原理圖3是本發(fā)明實(shí)施例的延時(shí)電路產(chǎn)生的信號(hào)時(shí)序圖。
具體實(shí)施方式
正如背景技術(shù)中所描述的，現(xiàn)有的延時(shí)電路通過(guò)電阻對(duì)電容充放電產(chǎn)生延時(shí)，為 提高電路的集成度，電阻的取值一般設(shè)計(jì)得較小，因此，當(dāng)電源電壓升高時(shí)，通過(guò)電阻的充 電電流就會(huì)大幅度增加，造成功率損耗。另一方面，信號(hào)輸入端輸入的電壓信號(hào)在進(jìn)行高低 電平的轉(zhuǎn)換時(shí)，進(jìn)行開(kāi)關(guān)的PMOS管和NMOS管在一個(gè)短暫的時(shí)段內(nèi)會(huì)同時(shí)導(dǎo)通，產(chǎn)生遠(yuǎn)大于 充電電流的瞬態(tài)導(dǎo)通電流，也會(huì)造成功率損耗。
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖和實(shí)施例 對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說(shuō)明。
在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來(lái)實(shí)施，因此本發(fā)明不受下面公開(kāi)的具體實(shí)施例的限 制。
本發(fā)明實(shí)施方式的延時(shí)電路包括第一開(kāi)關(guān)單元，包括柵極連接至信號(hào)輸入端的 第一 PMOS管和第一 NMOS管，所述第一 PMOS管的源極接入第一電壓，所述第一 NMOS管的源 極接入第二電壓，所述第一電壓高于所述第二電壓；
電流鏡單元，包括參考電流源、第二 PMOS管和第三PMOS管，所述第二 PMOS管的漏 極與柵極相連并連接至所述第三PMOS管的柵極、源極接入所述第一電壓，所述參考電流源 的一端連接所述第二 PMOS管的漏極、另一端接入所述第二電壓，所述第三PMOS管的漏極連 接所述第一 PMOS管的漏極、源極連接所述第一 NMOS管的漏極；
充電電容，所述充電電容的一端連接所述第一 NMOS管的漏極，另一端接入所述第 二電壓；
第二開(kāi)關(guān)單元，包括第三NMOS管、柵極均連接至所述第一 NMOS管的漏極的第四 PMOS管和第二 NMOS管，所述第四PMOS管的源極接入所述第一電壓、漏極與所述第三NMOS 管的漏極相連，所述第二 NMOS管的源極接入所述第二電壓、漏極與所述第三NMOS管的源極 相連，所述第三NMOS管的柵極接入所述第一電壓；
緩沖器，所述緩沖器的輸入端連接所述第三NMOS管的漏極，輸出端作為所述延時(shí) 電路的信號(hào)輸出端。
下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說(shuō)明。圖2是本發(fā)明實(shí) 施例的延時(shí)電路原理圖。參考圖2，所述延時(shí)電路包括第一開(kāi)關(guān)單元，包括第一 PMOS管P21 和第一 NMOS管N21，所述第一 PMOS管P21和第一 NMOS管N21的柵極均和延時(shí)電路的信號(hào) 輸入端In連接，所述第一 PMOS管P21的源極接入第一電壓，所述第一 NMOS管N21的源極 接入第二電壓，所述第一電壓高于所述第二電壓。在本實(shí)施例中，所述第一電壓為電源電壓 Vdd,所述第二電壓為地線電壓。
電流鏡單元，包括參考電流源1、第二 PMOS管P22和第三PMOS管P23，所述第二 PMOS管P22的漏極與柵極相連并連接至所述第三PMOS管P23的柵極、源極接入電源電壓 Vdd，所述參考電流源I的一端連接所述第二 PMOS管P22的漏極、另一端接入地線電壓，所 述第三PMOS管P23的漏極連接所述第一 PMOS管P21的漏極、源極連接所述第一 NMOS管 N21的漏極。
需要說(shuō)明的是，所述參考電流源I可以為受電源電壓和工藝影響很小的帶隙基準(zhǔn) 源，所述參考電流源I提供的參考電流根據(jù)所述第一開(kāi)關(guān)單元輸出電壓信號(hào)的上升時(shí)間確 定，所述第一開(kāi)關(guān)單兀輸出電壓信號(hào)的上升時(shí)間為所述充電電容C上的電壓由OV充電到 所述第二開(kāi)關(guān)單元的下降翻轉(zhuǎn)電壓的時(shí)間。具體地，假定所述第一開(kāi)關(guān)單元輸出電壓信號(hào) 的上升時(shí)間為T(mén)，所述第二開(kāi)關(guān)單元的下降翻轉(zhuǎn)電壓為U，充電電容C的容值為C，所述第三 PMOS管P23的寬長(zhǎng)比與所述第二 PMOS管P22的寬長(zhǎng)比的比值為n，所述參考電流源I提供 的參考電流為Ikef，則根據(jù)電容充放電時(shí)間的確定方法有關(guān)系n*IKEF*T=c*U，可以確定所述 參考電流IKEF。所述第三PMOS管P23的寬長(zhǎng)比與所述第二 PMOS管P22的寬長(zhǎng)比的比值可 根據(jù)所述參考電流Ikef和所需電流比例確定，所需電流比例即為所述第三PMOS管輸出的鏡 像電流與所述參考電流Ikef的比例，所述鏡像電流與所述參考電流Ikef的比例等于所述第 三PMOS管P23的寬長(zhǎng)比與所述第二 PMOS管P22的寬長(zhǎng)比的比例。所述寬長(zhǎng)比的比值控制在10以?xún)?nèi)，在本實(shí)施例中，所述第三PMOS管P23的寬長(zhǎng)比與所述第二 PMOS管P22的寬長(zhǎng) 比的比值為I。
所述充電電容C的一端連接所述第一 NMOS管N21的漏極，另一端接入地線電壓。
第二開(kāi)關(guān)單元，包括第三NMOS管N23、第四PMOS管P24和第二 NMOS管N22。所述 第四PMOS管P24的柵極和所述第一 NMOS管N21的漏極連接，源極輸入電源電壓Vdd，漏極 與所述第三NMOS管N23的漏極連接。所述第二 NMOS管N22的柵極和所述第一 NMOS管N21 的漏極連接，漏極和所述第三NMOS管N23的源極連接，源極接入地線電壓。所述第三NMOS 管N23的柵極接入電源電壓Vdd。
緩沖器A，所述緩沖器A的輸入端連接所述第三NMOS管N23的漏極，輸出端作為延 時(shí)電路的信號(hào)輸出端Out。在本實(shí)施例中，所述緩沖器A為反相放大器。
圖3是本發(fā)明實(shí)施例的延時(shí)電路產(chǎn)生的信號(hào)時(shí)序圖。Vin表不延時(shí)電路信號(hào)輸入 端In輸入的電壓信號(hào)，即延時(shí)電路輸入電壓信號(hào)，Va表不所述第一開(kāi)關(guān)單兀輸出端a輸出 的電壓信號(hào)，即所述第一開(kāi)關(guān)單兀輸出電壓信號(hào)，Vb表不所述第二開(kāi)關(guān)單兀輸出端b輸出 的電壓信號(hào)，即所述第二開(kāi)關(guān)單兀輸出電壓信號(hào)，Vout表不延時(shí)電路信號(hào)輸出端Out輸出 的電壓信號(hào)，即延時(shí)電路輸出電壓信號(hào)。為更好地對(duì)本發(fā)明的實(shí)施例進(jìn)行理解，下面結(jié)合附 圖對(duì)本發(fā)明技術(shù)方案延時(shí)電路的工作原理進(jìn)行說(shuō)明。
參考圖2和圖3，當(dāng)所述延時(shí)電路輸入電壓信號(hào)Vin由高電平變?yōu)榈碗娖綍r(shí)，所述 第一 PMOS管P21導(dǎo)通，所述第一 NMOS管N21關(guān)斷，所述參考電流源I提供的參考電流Ikef 經(jīng)過(guò)電流鏡單元鏡像后對(duì)所述充電電容C進(jìn)行充電，所述第一開(kāi)關(guān)單元輸出電壓信號(hào)Va從 OV開(kāi)始上升。經(jīng)過(guò)時(shí)間T后，所述第一開(kāi)關(guān)單元輸出電壓信號(hào)Va上升至所述第二開(kāi)關(guān)單元 的下降翻轉(zhuǎn)電壓U，所述第四PMOS管P24關(guān)斷，所述第二 NMOS管N22導(dǎo)通，所述第二開(kāi)關(guān)單 元輸出端b累積的電荷通過(guò)所述第二 NMOS管N22和所述第三NMOS管N23流向大地，進(jìn)行 放電，所述第二開(kāi)關(guān)單元輸出電壓信號(hào)Vb不斷下降。經(jīng)過(guò)時(shí)間T’后，所述第二開(kāi)關(guān)單元輸 出電壓信號(hào)Vb下降至所述緩沖器A的上升翻轉(zhuǎn)電壓，所述延時(shí)電路輸出電壓信號(hào)Vout由 低電平變?yōu)楦唠娖?。在延時(shí)電路的上述工作過(guò)程中，時(shí)間T即為所述第一開(kāi)關(guān)單元輸出電 壓信號(hào)Va的上升時(shí)間，時(shí)間T’即為所述第二開(kāi)關(guān)單元輸出電壓信號(hào)Vb的下降時(shí)間。
本發(fā)明技術(shù)方案提供的延時(shí)電路，提供充電電流的所述第三PMOS管P23的等效電 阻很大，所述信號(hào)輸入端In輸入的電壓信號(hào)Vin在進(jìn)行高低電平的轉(zhuǎn)換時(shí)，所述第一 PMOS 管Pl I和所述第一 NMOS管NI I同時(shí)導(dǎo)通產(chǎn)生的導(dǎo)通電流可以控制在充電電流以?xún)?nèi)；當(dāng)電源 電壓Vdd升高時(shí)，充電電流不會(huì)發(fā)生改變，因此，延時(shí)電路的功耗有效地得到減小。另一方 面，電源電壓Vdd升高時(shí)，所述第四PMOS管P24的導(dǎo)通能力增強(qiáng)，使所述第二開(kāi)關(guān)單元的下 降翻轉(zhuǎn)電壓U增大，即所述第二開(kāi)關(guān)單元輸出電壓信號(hào)Va的上升時(shí)間T增加。由于所述第 三NMOS管N23受電源電壓Vdd的控制，當(dāng)電源電壓Vdd升高時(shí)，所述第三NMOS管N23的導(dǎo) 通能力相應(yīng)增強(qiáng)、等效電阻減小，所述第二開(kāi)關(guān)單元的放電能力增強(qiáng)，所述第二開(kāi)關(guān)單元輸 出電壓信號(hào)Vb的下降時(shí)間T’減少。因此，在電源電壓Vdd升高時(shí)，也能夠保證延時(shí)電路產(chǎn) 生高精度延時(shí)。
綜上所述，本發(fā)明技術(shù)方案提供的延時(shí)電路，有效地降低了延時(shí)電路的功率損耗， 另一方面，在電源電壓升高時(shí)，也能保證產(chǎn)生高精度的延時(shí)。
本發(fā)明雖然已以較佳實(shí)施例公開(kāi)如上，但其并不是用來(lái)限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)`范圍。
權(quán)利要求
1.一種延時(shí)電路，其特征在于，包括第一開(kāi)關(guān)單元，包括柵極連接至信號(hào)輸入端的第一 PMOS管和第一 NMOS管，所述第一 PMOS管的源極接入第一電壓，所述第一 NMOS管的源極接入第二電壓，所述第一電壓高于所述第二電壓；電流鏡單元，包括參考電流源、第二 PMOS管和第三PMOS管，所述第二 PMOS管的漏極與柵極相連并連接至所述第三PMOS管的柵極、源極接入所述第一電壓，所述參考電流源的一端連接所述第二 PMOS管的漏極、另一端接入所述第二電壓，所述第三PMOS管的漏極連接所述第一 PMOS管的漏極、源極連接所述第一 NMOS管的漏極；充電電容，所述充電電容的一端連接所述第一 NMOS管的漏極，另一端接入所述第二電壓；第二開(kāi)關(guān)單元，包括第三NMOS管、柵極均連接至所述第一 NMOS管的漏極的第四PMOS 管和第二 NMOS管，所述第四PMOS管的源極接入所述第一電壓、漏極與所述第三NMOS管的漏極相連，所述第二 NMOS管的源極接入所述第二電壓、漏極與所述第三NMOS管的源極相連，所述第三NMOS管的柵極接入所述第一電壓；緩沖器，所述緩沖器的輸入端連接所述第三NMOS管的漏極，輸出端作為所述延時(shí)電路的信號(hào)輸出端。
2.根據(jù)權(quán)利要求1所述的延時(shí)電路，其特征在于，所述參考電流源為帶隙基準(zhǔn)源。
3.根據(jù)權(quán)利要求1所述的延時(shí)電路，其特征在于，所述參考電流源提供的參考電流根據(jù)所述第一開(kāi)關(guān)單元輸出電壓信號(hào)的上升時(shí)間確定。
4.根據(jù)權(quán)利要求1所述的延時(shí)電路，其特征在于，所述第三PMOS管的寬長(zhǎng)比與所述第二 PMOS管的寬長(zhǎng)比的比值根據(jù)所述參考電流源提供的參考電流和所需電流比例確定。
5.根據(jù)權(quán)利要求4所述的延時(shí)電路，其特征在于，所述第三PMOS管的寬長(zhǎng)比與所述第二 PMOS管的寬長(zhǎng)比的比值小于10。
6.根據(jù)權(quán)利要求5所述的延時(shí)電路，其特征在于，所述第三PMOS管的寬長(zhǎng)比與所述第二 PMOS管的寬長(zhǎng)比的比值為I。
7.根據(jù)權(quán)利要求1所述的延時(shí)電路，其特征在于，所述第一電壓為電源電壓，所述第二電壓為地線電壓。
全文摘要
一種延時(shí)電路，包括第一開(kāi)關(guān)單元，包括柵極連接至信號(hào)輸入端的第一PMOS管和第一NMOS管；電流鏡單元，包括參考電流源、第二PMOS管和第三PMOS管；充電電容，所述充電電容的一端連接所述第一NMOS管的漏極，另一端接入所述第二電壓；第二開(kāi)關(guān)單元，包括第三NMOS管、柵極均連接至所述第一NMOS管的漏極的第四PMOS管和第二NMOS管；緩沖器，所述緩沖器的輸入端連接所述第三NMOS管的漏極，輸出端作為所述延時(shí)電路的信號(hào)輸出端。本發(fā)明的延時(shí)電路能夠減小功率損耗、產(chǎn)生高精度的延時(shí)。
文檔編號(hào)H03K17/28GK103066962SQ20121056438
公開(kāi)日2013年4月24日 申請(qǐng)日期2012年12月21日 優(yōu)先權(quán)日2012年12月21日
發(fā)明者張勇, 楊光軍 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司