專(zhuān)利名稱(chēng)：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實(shí)施例涉及半導(dǎo)體設(shè)計(jì)技術(shù)，且更具體而言，涉及包括用來(lái)支持預(yù)加重(pre-emphasis)操作的數(shù)據(jù)輸出電路的半導(dǎo)體器件。
背景技術(shù)：
圖1A是說(shuō)明現(xiàn)有的數(shù)據(jù)輸出電路的框圖。參見(jiàn)圖1A，現(xiàn)有的數(shù)據(jù)輸出電路包括上拉前置主驅(qū)動(dòng)器110、上拉主驅(qū)動(dòng)器120、下拉前置主驅(qū)動(dòng)器130和下拉主驅(qū)動(dòng)器140。上拉前置主驅(qū)動(dòng)器110和下拉前置主驅(qū)動(dòng)器130被配置成將輸出數(shù)據(jù)0UT_DATA反相并驅(qū)動(dòng)，并且分別輸出上拉驅(qū)動(dòng)數(shù)據(jù)PU_PMDATA和下拉驅(qū)動(dòng)數(shù)據(jù)PD_PMDATA。上拉主驅(qū)動(dòng)器120被配置成在上拉驅(qū)動(dòng)數(shù)據(jù)PU_PMDATA處于邏輯低電平的時(shí)段中將數(shù)據(jù)輸出焊盤(pán)DQ驅(qū)動(dòng)至外部電源電壓VDD。下拉主驅(qū)動(dòng)器140被配置成在下拉驅(qū)動(dòng)數(shù)據(jù)PD_PMDATA處于邏輯高電平的時(shí)段中將數(shù)據(jù)輸出焊盤(pán)DQ驅(qū)動(dòng)至外部接地電壓VSS。圖1B是解釋圖1A中所示的現(xiàn)有數(shù)據(jù)輸出電路的操作的時(shí)序圖。參見(jiàn)圖1B，可以看出，當(dāng)驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的輸出數(shù)據(jù)0UT_DATA在兩個(gè)或更多個(gè)數(shù)據(jù)周期期間維持相同邏輯電平時(shí)，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平升高為大于正常電平或下降為小于正常電平，即，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平變化。具體地，在驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的輸出數(shù)據(jù)0UT_DATA在兩個(gè)數(shù)據(jù)周期期間維持邏輯低電平的時(shí)段I中，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平下降得比對(duì)應(yīng)于邏輯低電平的正常電壓電平略多。當(dāng)在數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平下降得比對(duì)應(yīng)于邏輯低電平的正常電壓電平為略多之后，驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的輸出數(shù)據(jù)0UT_DATA從邏輯低電平變?yōu)檫壿嫺唠娖綍r(shí)，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平變得比對(duì)應(yīng)于邏輯高電平的正常電壓電平略低(2)。在圖1B中，數(shù)據(jù)輸出焊盤(pán)DQ維持比對(duì)應(yīng)于邏輯高電平的正常電壓電平略低的電壓電平的時(shí)段僅對(duì)應(yīng)于一個(gè)數(shù)據(jù)周期。然而，由于此現(xiàn)象重復(fù)發(fā)生，因此數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平變化不可避免地增大。接著，在驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的輸出數(shù)據(jù)0UT_DATA在三個(gè)數(shù)據(jù)周期期間維持邏輯高電平的時(shí)段3中，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平升高得比對(duì)應(yīng)于邏輯高電平的正常電壓電平略多。當(dāng)在數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平升高得比對(duì)應(yīng)于邏輯高電平的正常電壓電平略多之后，驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的輸出數(shù)據(jù)0UT_DATA從邏輯高電平變?yōu)檫壿嫷碗娖綍r(shí)，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平變得比對(duì)應(yīng)于邏輯低電平的正常電壓電平略高(4)。在圖1B中，數(shù)據(jù)輸出焊盤(pán)DQ維持比對(duì)應(yīng)于邏輯低電平的正常電壓電平略高的電壓電平的時(shí)段僅對(duì)應(yīng)于一個(gè)數(shù)據(jù)周期。然而，由于此現(xiàn)象重復(fù)發(fā)生，因此數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平變化不可避免地增大。在上述數(shù)據(jù)輸出電路中，根據(jù)輸出數(shù)據(jù)0UT_DATA的邏輯電平，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平可變得高于或低于期望電平。因此，經(jīng)由數(shù)據(jù)輸出焊盤(pán)DQ輸出的數(shù)據(jù)0UT_DATA的抖動(dòng)會(huì)增大，即，符號(hào)間干擾(ISI)會(huì)變得嚴(yán)重。此外，歸因于此問(wèn)題，可能無(wú)法充分地確保經(jīng)由數(shù)據(jù)輸出焊盤(pán)DQ輸出的數(shù)據(jù)0UT_DATA的數(shù)據(jù)值窗口(data valued window, tDV)。在此情況下，可能發(fā)生數(shù)據(jù)輸出錯(cuò)誤。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例涉及一種數(shù)據(jù)輸出電路，所述數(shù)據(jù)輸出電路在連續(xù)輸入的兩個(gè)輸出數(shù)據(jù)具有相同邏輯電平時(shí)執(zhí)行預(yù)加重操作。根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種半導(dǎo)體器件包括:主驅(qū)動(dòng)單元，其被配置成接收輸出數(shù)據(jù)且將所接收的數(shù)據(jù)驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)；預(yù)加重?cái)?shù)據(jù)發(fā)生單元，其被配置成對(duì)將輸出數(shù)據(jù)延遲一個(gè)數(shù)據(jù)周期而獲得的延遲數(shù)據(jù)與輸出數(shù)據(jù)進(jìn)行比較，將比較結(jié)果延遲一個(gè)數(shù)據(jù)周期，以及輸出延遲的數(shù)據(jù)作為預(yù)加重?cái)?shù)據(jù)；以及預(yù)加重驅(qū)動(dòng)單元，其被配置成接收預(yù)加重?cái)?shù)據(jù)且將所接收的數(shù)據(jù)驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種半導(dǎo)體器件包括:主驅(qū)動(dòng)單元，其被配置成將連續(xù)施加的第一至第三輸出數(shù)據(jù)驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)；以及預(yù)加重驅(qū)動(dòng)單元，其被配置成如果第一輸出數(shù)據(jù)和第二輸出數(shù)據(jù)具有相同邏輯電平，則響應(yīng)于第三輸出數(shù)據(jù)被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)的操作，在與第一輸出數(shù)據(jù)和第二輸出數(shù)據(jù)的邏輯電平相反的驅(qū)動(dòng)方向上驅(qū)動(dòng)數(shù)據(jù)輸出焊盤(pán)。


圖1A是說(shuō)明現(xiàn)有的數(shù)據(jù)輸出電路的框圖。圖1B是解釋圖1A中所示的現(xiàn)有數(shù)據(jù)輸出電路的操作的時(shí)序圖。圖2是說(shuō)明根據(jù)本發(fā)明的第一實(shí)施例的數(shù)據(jù)輸出電路的框圖。圖3A和圖3B是根據(jù)本發(fā)明的第一實(shí)施例的圖2的數(shù)據(jù)輸出電路的部件之中的上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器和下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器的詳細(xì)電路圖。圖4是說(shuō)明根據(jù)本發(fā)明的第二實(shí)施例的數(shù)據(jù)輸出電路的框圖。圖5A是根據(jù)本發(fā)明的第二實(shí)施例的圖4的數(shù)據(jù)輸出電路的部件之中的第一邏輯電平檢測(cè)器和上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器的詳細(xì)框圖。圖5B是根據(jù)本發(fā)明的第二實(shí)施例的圖4的數(shù)據(jù)輸出電路的部件之中的第二邏輯電平檢測(cè)器和下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器的詳細(xì)框圖。圖6是解釋根據(jù)本發(fā)明的第一和第二實(shí)施例的數(shù)據(jù)輸出電路的操作的時(shí)序圖。
具體實(shí)施例方式下面將參照附圖詳細(xì)描述本發(fā)明的實(shí)施例。然而，本發(fā)明可以用不同的方式來(lái)實(shí)施且不應(yīng)解釋為限于本文中所提供的實(shí)施例。確切地說(shuō)，提供這些實(shí)施例為了使本說(shuō)明書(shū)是清楚且完整的，且將會(huì)向本領(lǐng)域技術(shù)人員充分傳達(dá)本發(fā)明的范圍。在本說(shuō)明書(shū)中，相同的附圖標(biāo)記在本發(fā)明的各個(gè)實(shí)施例和附圖中表示相似的部分。圖2是說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)施例的數(shù)據(jù)輸出電路的框圖。參見(jiàn)圖2，根據(jù)本發(fā)明的本實(shí)施例的數(shù)據(jù)輸出電路包括主驅(qū)動(dòng)單元200、預(yù)加重?cái)?shù)據(jù)發(fā)生單元220以及預(yù)加重驅(qū)動(dòng)單元240。此時(shí)，主驅(qū)動(dòng)單元200包括前置主驅(qū)動(dòng)器201、上拉主驅(qū)動(dòng)器202以及下拉主驅(qū)動(dòng)器204。前置主驅(qū)動(dòng)器201包括上拉前置主驅(qū)動(dòng)器2012以及下拉前置主驅(qū)動(dòng)器2014。此外，預(yù)加重?cái)?shù)據(jù)發(fā)生單元220包括上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器222和下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器224。此外，預(yù)加重驅(qū)動(dòng)單元240包括上拉預(yù)加重驅(qū)動(dòng)器242和下拉預(yù)加重驅(qū)動(dòng)器244。圖3A和圖3B是根據(jù)本發(fā)明的本實(shí)施例的圖2的數(shù)據(jù)輸出電路的部件之中的上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器和下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器的詳細(xì)電路圖。參見(jiàn)圖3A，上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器222包括第一數(shù)據(jù)延遲部2222、第一邏輯運(yùn)算部2224、第二數(shù)據(jù)延遲部2226以及上拉預(yù)加重輸出部2228。參見(jiàn)圖3B，根據(jù)本發(fā)明的本實(shí)施例的下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器224包括第三數(shù)據(jù)延遲部2242、第二邏輯運(yùn)算部2244、第四數(shù)據(jù)延遲部2246以及下拉預(yù)加重輸出部2248。參見(jiàn)圖2、圖3A和圖3B，根據(jù)本發(fā)明的本實(shí)施例的數(shù)據(jù)輸出電路包括主驅(qū)動(dòng)單元200、預(yù)加重?cái)?shù)據(jù)發(fā)生單元220以及預(yù)加重驅(qū)動(dòng)單元240。主驅(qū)動(dòng)單元200被配置成接收輸出數(shù)據(jù)0UT_DATA且將所接收的數(shù)據(jù)驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ。預(yù)加重?cái)?shù)據(jù)發(fā)生單元220被配置成對(duì)將輸出數(shù)據(jù)0UT_DATA延遲一個(gè)數(shù)據(jù)周期而獲得的延遲數(shù)據(jù)D0UT_DATA與輸出數(shù)據(jù)0UT_DATA進(jìn)行比較，將比較結(jié)果延遲一個(gè)數(shù)據(jù)周期，且輸出延遲的數(shù)據(jù)作為預(yù)加重?cái)?shù)據(jù)PU_PEDATA和PD_PEDATA。預(yù)加重驅(qū)動(dòng)單元240被配置成接收預(yù)加重?cái)?shù)據(jù)PU_PEDATA和PD_PEDATA，且將所接收的數(shù)據(jù)驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ。此處，數(shù)據(jù)輸出電路可基于時(shí)鐘信號(hào)CLK而操作。因此，可基于時(shí)鐘信號(hào)CLK來(lái)決定輸出數(shù)據(jù)0UT_DATA的一個(gè)數(shù)據(jù)周期。例如，當(dāng)數(shù)據(jù)輸出電路具有在時(shí)鐘信號(hào)CLK的每個(gè)周期(Itck)輸出多個(gè)串行化的輸出數(shù)據(jù)之中的一個(gè)輸出數(shù)據(jù)0UT_DATA的結(jié)構(gòu)時(shí)，一個(gè)數(shù)據(jù)周期可對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的一個(gè)周期。然而，當(dāng)數(shù)據(jù)輸出電路具有在時(shí)鐘信號(hào)CLK的每半個(gè)周期(tck/2)輸出多個(gè)串行化的輸出數(shù)據(jù)之中的一個(gè)輸出數(shù)據(jù)0UT_DATA的結(jié)構(gòu)時(shí)，一個(gè)數(shù)據(jù)周期可對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的半個(gè)周期。因此，盡管圖3A未示出用于將輸出數(shù)據(jù)0UT_DATA延遲一個(gè)數(shù)據(jù)周期的電路——即預(yù)加重?cái)?shù)據(jù)發(fā)生單元220的數(shù)據(jù)延遲部2222和2242——的詳細(xì)配置，但可以看出，電路使用被配置成與時(shí)鐘信號(hào)CLK同步的鎖存器型的延遲器。具體地，預(yù)加重?cái)?shù)據(jù)發(fā)生單元220包括上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器222和下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器224。上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器222被配置成產(chǎn)生上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA，其中，如果延遲數(shù)據(jù)D0UT_DATA和輸出數(shù)據(jù)0UT_DATA的邏輯電平處于邏輯低電平，則所述上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA被激活為邏輯低電平。下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器224被配置成產(chǎn)生下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA，其中，如果延遲數(shù)據(jù)D0UT_DATA和輸出數(shù)據(jù)0UT_DATA的邏輯電平處于邏輯高電平，則所述下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA被激活為邏輯高電平。主驅(qū)動(dòng)單元200包括前置主驅(qū)動(dòng)器201、上拉主驅(qū)動(dòng)器202以及下拉主驅(qū)動(dòng)器204。前置主驅(qū)動(dòng)器201被配置成將輸出數(shù)據(jù)OUT_DATA反相并驅(qū)動(dòng)。上拉主驅(qū)動(dòng)器202被配置成如果從前置主驅(qū)動(dòng)器201輸出的數(shù)據(jù)PU_PMDATA及PD_PMDATA處于邏輯低電平，則將數(shù)據(jù)輸出焊盤(pán)DQ上拉驅(qū)動(dòng)至邏輯高電平。下拉主驅(qū)動(dòng)器204被配置成如果從前置主驅(qū)動(dòng)器201輸出的數(shù)據(jù)PU_PMDATA及PD_PMDATA處于邏輯高電平，則將數(shù)據(jù)輸出焊盤(pán)DQ下拉驅(qū)動(dòng)至邏輯低電平。前置主驅(qū)動(dòng)器201包括上拉前置主驅(qū)動(dòng)器2012和下拉前置主驅(qū)動(dòng)器2014。上拉前置主驅(qū)動(dòng)器2012被配置成將輸出數(shù)據(jù)OUT_DATA反相并驅(qū)動(dòng)，且產(chǎn)生要施加至上拉主驅(qū)動(dòng)器202的上拉數(shù)據(jù)PU_PMDATA。下拉前置主驅(qū)動(dòng)器2014被配置成將輸出數(shù)據(jù)OUT_DATA反相并驅(qū)動(dòng)，且產(chǎn)生要施加至下拉主驅(qū)動(dòng)器204的下拉數(shù)據(jù)PD_PMDATA。預(yù)加重驅(qū)動(dòng)單元240包括上拉預(yù)加重驅(qū)動(dòng)器242和下拉預(yù)加重驅(qū)動(dòng)器244。上拉預(yù)加重驅(qū)動(dòng)器242被配置成在上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA被激活為邏輯低電平的時(shí)段中，將數(shù)據(jù)輸出焊盤(pán)DQ上拉驅(qū)動(dòng)至邏輯高電平。下拉預(yù)加重驅(qū)動(dòng)器244被配置成在下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA被激活為邏輯高電平的時(shí)段中，將數(shù)據(jù)輸出焊盤(pán)DQ下拉驅(qū)動(dòng)至邏輯低電平。上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器222包括第一數(shù)據(jù)延遲部2222、第一邏輯運(yùn)算部2224、第二數(shù)據(jù)延遲部2226以及上拉預(yù)加重輸出部2228。第一數(shù)據(jù)延遲部2222被配置成將輸出數(shù)據(jù)0UT_DATA延遲一個(gè)數(shù)據(jù)周期且輸出延遲的數(shù)據(jù)D0UT_DATA。第一邏輯運(yùn)算部2224被配置成接收延遲的數(shù)據(jù)D0UT_DATA和輸出數(shù)據(jù)0UT_DATA且對(duì)所接收的數(shù)據(jù)執(zhí)行“或”運(yùn)算。第二數(shù)據(jù)延遲部2226被配置成將第一邏輯運(yùn)算部2224的輸出信號(hào)DATAP延遲一個(gè)數(shù)據(jù)周期。上拉預(yù)加重輸出部2228被配置成輸出第二數(shù)據(jù)延遲部2226的輸出信號(hào)DDATAP作為上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA，其中，在預(yù)設(shè)周期期間，如果輸出信號(hào)DDATAP被激活為邏輯低電平，則所述上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA觸發(fā)至邏輯低電平。第一邏輯運(yùn)算部2224包括或非門(mén)NORl和反相器INVl。或非門(mén)NORl被配置成接收輸出數(shù)據(jù)0UT_DATA和延遲的數(shù)據(jù)D0UT_DATA且對(duì)所接收的數(shù)據(jù)執(zhí)行“或非”運(yùn)算。反相器INVl被配置成反相且輸出或非門(mén)NORl的輸出信號(hào)。下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器224包括第三數(shù)據(jù)延遲部2242、第二邏輯運(yùn)算部2244、第四數(shù)據(jù)延遲部2246以及下拉預(yù)加重輸出部2248。第三數(shù)據(jù)延遲部2242被配置成將輸出數(shù)據(jù)0UT_DATA延遲一個(gè)數(shù)據(jù)周期且輸出延遲的數(shù)據(jù)D0UT_DATA。第二邏輯運(yùn)算部2244被配置成接收延遲的數(shù)據(jù)D0UT_DATA和輸出數(shù)據(jù)0UT_DATA且對(duì)所接收的數(shù)據(jù)執(zhí)行“與”運(yùn)算。第四數(shù)據(jù)延遲部2246被配置成將第二邏輯運(yùn)算部2244的輸出信號(hào)DATAN延遲一個(gè)數(shù)據(jù)周期。下拉預(yù)加重輸出部2248被配置成輸出第四數(shù)據(jù)延遲部2246的輸出信號(hào)DDATAN作為下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA，其中，在預(yù)設(shè)周期期間，如果輸出信號(hào)DDATAN被激活為邏輯高電平，則所述下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA觸發(fā)至邏輯高電平?；谏鲜雠渲?，將參照?qǐng)D6描述根據(jù)本發(fā)明的本實(shí)施例的數(shù)據(jù)輸出電路的操作。在一個(gè)數(shù)據(jù)周期DATA_A期間，輸出數(shù)據(jù)0UT_DATA的邏輯電平維持在邏輯高電平。接著，輸出數(shù)據(jù)0UT_DATA的邏輯電平變?yōu)檫壿嫷碗娖角以趦蓚€(gè)數(shù)據(jù)周期DATA_B及DATA_C期間維持在邏輯低電平。接著，輸出數(shù)據(jù)0UT_DATA的邏輯電平變?yōu)檫壿嫺唠娖角以趦蓚€(gè)數(shù)據(jù)周期DATA_D及DATA_E期間維持在邏輯高電平。接著，數(shù)據(jù)輸出0UT_DATA的邏輯電平變?yōu)檫壿嫷碗娖角以谝粋€(gè)數(shù)據(jù)周期DATA_F期間維持在邏輯低電平。首先，在輸出數(shù)據(jù)0UT_DATA具有邏輯高電平的周期DATA_A期間，數(shù)據(jù)輸出焊盤(pán)DQ維持對(duì)應(yīng)于邏輯高電平的正常電壓電平。接著，在輸出數(shù)據(jù)0UT_DATA變?yōu)檫壿嫷碗娖角揖S持邏輯低電平的數(shù)據(jù)周期DATA_B和DATA_C (I)中的第一數(shù)據(jù)周期DATA_B期間，數(shù)據(jù)輸出焊盤(pán)DQ維持對(duì)應(yīng)于邏輯低電平的正常電壓電平。然而，在第二數(shù)據(jù)周期DATA_C期間，數(shù)據(jù)輸出焊盤(pán)DQ具有比對(duì)應(yīng)于邏輯低電平的正常電壓電平低的電壓電平。然而，如果輸出數(shù)據(jù)0UT_DATA的邏輯電平變?yōu)檫壿嫺唠娖?，則數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平充分升高至對(duì)應(yīng)于邏輯高電平的正常電壓電平(2 )?？扇缦聛?lái)描述即使在數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平比對(duì)應(yīng)于邏輯低電平的正常電壓電平低的狀態(tài)下，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平仍充分升高至對(duì)應(yīng)于邏輯高電平的正常電壓電平的原因。首先，上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器222和下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器224共同地對(duì)將輸出數(shù)據(jù)0UT_DATA延遲一個(gè)數(shù)據(jù)周期而獲得的延遲的數(shù)據(jù)D0UT_DATA與輸出數(shù)據(jù)0UT_DATA進(jìn)行比較。此時(shí)，由于延遲的數(shù)據(jù)D0UT_DATA和輸出數(shù)據(jù)0UT_DATA的邏輯電平彼此相等并處在邏輯低電平，因此包括在上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器222中的第一邏輯運(yùn)算部2224將輸出信號(hào)DATAP激活為邏輯低電平，且包括在下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器224中的第二邏輯運(yùn)算部2244繼續(xù)將輸出信號(hào)DATAN維持在邏輯低電平的去激活狀態(tài)。因此，上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器222繼續(xù)執(zhí)行后續(xù)操作，而下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器224并不執(zhí)行后續(xù)操作。以此方式，第二數(shù)據(jù)延遲部2226將信號(hào)DATAP輸出為延遲了一個(gè)數(shù)據(jù)周期的信號(hào)DDATAP，所述信號(hào)DATAP通過(guò)包括在上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器222中的第一邏輯運(yùn)算部2224的操作而被激活為邏輯低電平。隨后，上拉預(yù)加重輸出部2228輸出上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA，其中，在預(yù)設(shè)時(shí)間期間，如果第二數(shù)據(jù)延遲部2226的輸出信號(hào)DDATAP被激活為邏輯低電平，則所述上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA觸發(fā)至邏輯低電平。此時(shí)，通過(guò)第二數(shù)據(jù)延遲部2226的操作將上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA激活為邏輯低電平的時(shí)間點(diǎn)與輸出數(shù)據(jù)0UT_DATA從邏輯低電平變?yōu)檫壿嫺唠娖降臅r(shí)間點(diǎn)相等。以此方式，如果輸出數(shù)據(jù)DATA_0UT在兩個(gè)數(shù)據(jù)周期期間維持邏輯低電平之后變?yōu)檫壿嫺唠娖剑瑒t不僅上拉主驅(qū)動(dòng)器202被激活以執(zhí)行上拉驅(qū)動(dòng)操作，而且上拉預(yù)加重驅(qū)動(dòng)器242被激活以執(zhí)行上拉驅(qū)動(dòng)操作。因此，即使在數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平由于輸出數(shù)據(jù)0UT_DATA在兩個(gè)或更多個(gè)數(shù)據(jù)周期期間維持邏輯低電平而變得比對(duì)應(yīng)于邏輯低電平的正常電壓電平低的狀態(tài)下，如果輸出數(shù)據(jù)0UT_DATA變?yōu)檫壿嫺唠娖剑瑒t數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平仍可充分增大至對(duì)應(yīng)于邏輯高電平的正常電壓電平。此外，在輸出數(shù)據(jù)0UT_DATA變?yōu)檫壿嫺唠娖角揖S持邏輯高電平的兩個(gè)周期DATA_D及DATA_E (3)中的第一數(shù)據(jù)周期DATA_D期間，數(shù)據(jù)輸出焊盤(pán)DQ維持對(duì)應(yīng)于邏輯高電平的正常電壓電平。然而，在第二數(shù)據(jù)周期DATA_E期間，數(shù)據(jù)輸出焊盤(pán)DQ具有比對(duì)應(yīng)于邏輯高電平的正常電壓電平高的電壓電平。然而，當(dāng)輸出數(shù)據(jù)0UT_DATA的邏輯電平變?yōu)檫壿嫷碗娖綍r(shí)，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平充分下降至對(duì)應(yīng)于邏輯低電平的正常電壓電平(4 )?？扇缦聛?lái)描述即使在數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平比對(duì)應(yīng)于邏輯高電平的正常電壓電平高的狀態(tài)下，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平仍可充分下降至對(duì)應(yīng)于邏輯低電平的正常電壓電平的原因。首先，上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器222和下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器224共同地對(duì)將輸出數(shù)據(jù)0UT_DATA延遲一個(gè)數(shù)據(jù)周期而獲得的延遲的數(shù)據(jù)D0UT_DATA與輸出數(shù)據(jù)0UT_DATA進(jìn)行比較。此時(shí)，由于延遲的數(shù)據(jù)D0UT_DATA和輸出數(shù)據(jù)0UT_DATA的邏輯電平彼此相等且處在邏輯高電平，因此包括在上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器222中的第一邏輯運(yùn)算部2224將輸出信號(hào)DATAP維持在邏輯高電平的去激活狀態(tài)，且包括在下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器224中的第二邏輯運(yùn)算部2244將輸出信號(hào)DATAN激活為邏輯高電平。因此，上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器222不執(zhí)行后續(xù)操作，而下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器224繼續(xù)執(zhí)行后續(xù)操作。以此方式，第四數(shù)據(jù)延遲部2246將信號(hào)DATAN輸出為延遲了一個(gè)數(shù)據(jù)周期的信號(hào)DDATAN，所述信號(hào)DATAN通過(guò)包括在下拉加重?cái)?shù)據(jù)發(fā)生器224中的第二邏輯運(yùn)算部2244的操作而被激活為邏輯高電平。隨后，下拉預(yù)加重輸出部2248輸出下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA，其中，在預(yù)設(shè)時(shí)間期間，如果第四數(shù)據(jù)延遲部2246的輸出信號(hào)DDATAN被激活為邏輯高電平，則所述下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA觸發(fā)至邏輯高電平。此時(shí)，通過(guò)第四數(shù)據(jù)延遲部2246的操作而將下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA激活為邏輯高電平的時(shí)間點(diǎn)與輸出數(shù)據(jù)0UT_DATA從邏輯高電平變?yōu)檫壿嫷碗娖降臅r(shí)間點(diǎn)相等。以此方式，當(dāng)輸出數(shù)據(jù)0UT_DATA在兩個(gè)數(shù)據(jù)周期期間維持邏輯高電平之后變?yōu)檫壿嫷碗娖綍r(shí)，不僅下拉主驅(qū)動(dòng)器204被激活以執(zhí)行下拉驅(qū)動(dòng)操作，而且下拉預(yù)加重驅(qū)動(dòng)器244被激活以執(zhí)行下拉驅(qū)動(dòng)操作。因此，即使在數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平由于輸出數(shù)據(jù)0UT_DATA在兩個(gè)或更多個(gè)數(shù)據(jù)周期期間維持邏輯高電平而變得比對(duì)應(yīng)于邏輯高電平的正常電壓電平高的狀態(tài)下，如果輸出數(shù)據(jù)0UT_DATA變?yōu)檫壿嫷碗娖剑瑒t數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平仍可充分減小至對(duì)應(yīng)于邏輯低電平的正常電壓電平。供作參考，由設(shè)計(jì)者預(yù)先決定上拉預(yù)加重輸出部2228和下拉預(yù)加重輸出部2248中用作參考時(shí)間的所述預(yù)設(shè)時(shí)間，以使得數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平展現(xiàn)出最小的變化。此外，根據(jù)上述操作，輸出數(shù)據(jù)0UT_DATA維持相同邏輯電平的時(shí)段不超過(guò)兩個(gè)數(shù)據(jù)周期，且因此預(yù)加重驅(qū)動(dòng)單元240似乎僅在輸出數(shù)據(jù)0UT_DATA的邏輯電平從邏輯低電平變?yōu)檫壿嫺唠娖交驈倪壿嫺唠娖阶優(yōu)檫壿嫷碗娖降臓顟B(tài)下操作。然而，如果輸出數(shù)據(jù)0UT_DATA維持相同邏輯電平的時(shí)段被維持在兩個(gè)或更多個(gè)數(shù)據(jù)周期期間，則根據(jù)本發(fā)明的實(shí)施例的預(yù)加重驅(qū)動(dòng)單元240工作。例如，如果輸出數(shù)據(jù)0UT_DATA在兩個(gè)數(shù)據(jù)周期期間維持邏輯低電平之后進(jìn)入下一數(shù)據(jù)周期，則上拉預(yù)加重驅(qū)動(dòng)器242工作，以控制數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平不會(huì)下降比與對(duì)應(yīng)于邏輯低電平的正常電壓電平相差預(yù)定差或更多。另一方面，如果輸出數(shù)據(jù)0UT_DATA在兩個(gè)數(shù)據(jù)周期期間維持邏輯高電平之后進(jìn)入下一數(shù)據(jù)周期，則下拉預(yù)加重驅(qū)動(dòng)器244操作，以控制數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平不會(huì)升高比與對(duì)應(yīng)于邏輯高電平的正常電壓電平相差預(yù)定差或更多。當(dāng)應(yīng)用根據(jù)本發(fā)明的本實(shí)施例的上述半導(dǎo)體集成電路時(shí)，即使重復(fù)發(fā)生輸出數(shù)據(jù)0UT_DATA在兩個(gè)或更多個(gè)數(shù)據(jù)周期期間具有相同邏輯電平的情況，仍可使數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平變化最小化。因此，可以改善經(jīng)由數(shù)據(jù)輸出焊盤(pán)DQ輸出的輸出數(shù)據(jù)0UT_DATA的抖動(dòng)增大的ISI現(xiàn)象。因此，可以充分確保經(jīng)由數(shù)據(jù)輸出焊盤(pán)DQ輸出的數(shù)據(jù)0UT_DATA的tDV。圖4是說(shuō)明根據(jù)本發(fā)明的另一個(gè)實(shí)施例的數(shù)據(jù)輸出電路的框圖。參見(jiàn)圖4，根據(jù)本發(fā)明的本實(shí)施例的數(shù)據(jù)輸出電路包括主驅(qū)動(dòng)單元410和420以及預(yù)加重驅(qū)動(dòng)單元430和440。此時(shí)，主驅(qū)動(dòng)單元410和420包括前置主驅(qū)動(dòng)器412和422、上拉主驅(qū)動(dòng)器414以及下拉主驅(qū)動(dòng)器424，且前置主驅(qū)動(dòng)器412和422包括上拉前置主驅(qū)動(dòng)器412和下拉前置主驅(qū)動(dòng)器422。此外，預(yù)加重驅(qū)動(dòng)單元430和440包括上拉預(yù)加重驅(qū)動(dòng)單元430和下拉預(yù)加重驅(qū)動(dòng)單元440。上拉預(yù)加重驅(qū)動(dòng)單元430包括第一邏輯電平檢測(cè)器432、上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器434以及上拉預(yù)加重驅(qū)動(dòng)器436，且下拉預(yù)加重驅(qū)動(dòng)單元440包括第二邏輯電平檢測(cè)器442、下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器444以及下拉預(yù)加重驅(qū)動(dòng)器446。圖5A是根據(jù)本發(fā)明的本實(shí)施例的圖4的數(shù)據(jù)輸出電路的部件之中的第一邏輯電平檢測(cè)器和上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器的詳細(xì)框圖。圖5B是根據(jù)本發(fā)明的本實(shí)施例的圖4的數(shù)據(jù)輸出電路的部件之中的第二邏輯電平檢測(cè)器和下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器的詳細(xì)框圖。參見(jiàn)圖5A，根據(jù)本發(fā)明的第二實(shí)施例的第一邏輯電平檢測(cè)器432包括第一數(shù)據(jù)延遲部4322和邏輯電平比較部4324，且上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器434包括第二數(shù)據(jù)延遲部4342和上拉預(yù)加重輸出部4344。參見(jiàn)圖5B，根據(jù)本發(fā)明的本實(shí)施例的第二邏輯電平檢測(cè)器442包括第三數(shù)據(jù)延遲部4422和第二邏輯電平比較部4424，且下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器444包括第四數(shù)據(jù)延遲部4442和下拉預(yù)加重輸出部4444。參見(jiàn)圖4、圖5A及圖5B，根據(jù)本發(fā)明的本實(shí)施例的數(shù)據(jù)輸出電路包括主驅(qū)動(dòng)單元410及420以及預(yù)加重驅(qū)動(dòng)單元430及440。主驅(qū)動(dòng)單元410及420被配置成將連續(xù)施加的第一至第三輸出數(shù)據(jù)0UT_DATA[1:3]驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ。預(yù)加重驅(qū)動(dòng)單元430及440被配置成在第一輸出數(shù)據(jù)與第二輸出數(shù)據(jù)0UT_DATA[1:2]具有相同邏輯電平的情況下，如果第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ，則在與第一輸出數(shù)據(jù)及第二輸出數(shù)據(jù)0UT_DATA[1:2]的邏輯電平相反的驅(qū)動(dòng)方向上驅(qū)動(dòng)數(shù)據(jù)輸出焊盤(pán)DQ。此處，主驅(qū)動(dòng)單元410和420的驅(qū)動(dòng)能力是預(yù)加重驅(qū)動(dòng)單元430和440的驅(qū)動(dòng)能力的N倍，其中N為大于2的整數(shù)。S卩，主驅(qū)動(dòng)單元410及420中的用于上拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤(pán)DQ的驅(qū)動(dòng)器MPl和用于下拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤(pán)DQ的驅(qū)動(dòng)器MNl的大小為預(yù)加重驅(qū)動(dòng)單元430及440中的用于上拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤(pán)DQ的驅(qū)動(dòng)器EPl及用于下拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤(pán)DQ的驅(qū)動(dòng)器ENl的大小的N倍。預(yù)加重驅(qū)動(dòng)單元430及440包括上拉加重(emphasis)驅(qū)動(dòng)單元430及下拉加重驅(qū)動(dòng)單元440。上拉加重驅(qū)動(dòng)單元430被配置成如果第一輸出數(shù)據(jù)與第二輸出數(shù)據(jù)0UT_DATA[1:2]都處于邏輯低電平，則在從第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)開(kāi)始的預(yù)設(shè)時(shí)間期間，將數(shù)據(jù)輸出焊盤(pán)DQ朝向邏輯高電平上拉驅(qū)動(dòng)。下拉加重驅(qū)動(dòng)單元440被配置成如果第一輸出數(shù)據(jù)與第二輸出數(shù)據(jù)0UT_DATA[1:2]都處于邏輯高電平，則在從第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)開(kāi)始的預(yù)設(shè)時(shí)間期間，將數(shù)據(jù)輸出焊盤(pán)DQ朝向邏輯低電平下拉驅(qū)動(dòng)。此外，主驅(qū)動(dòng)單元410和420包括被配置成將第一至第三輸出數(shù)據(jù)0UT_DATA[1:3]反相并驅(qū)動(dòng)的前置主驅(qū)動(dòng)器412及422。上拉主驅(qū)動(dòng)器414被配置成如果從前置主驅(qū)動(dòng)器412及422輸出的數(shù)據(jù)PU_PMDATA和PD_PMDATA處于邏輯低電平，則將數(shù)據(jù)輸出焊盤(pán)DQ上拉驅(qū)動(dòng)至邏輯高電平。下拉主驅(qū)動(dòng)器424被配置成如果從前置主驅(qū)動(dòng)器412及422輸出的數(shù)據(jù)PU_PMDATA及PD_PMDATA處于邏輯高電平，則將數(shù)據(jù)輸出焊盤(pán)DQ下拉驅(qū)動(dòng)至邏輯低電平。上拉加重驅(qū)動(dòng)單元430包括第一邏輯電平檢測(cè)器432、上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器434以及上拉加重驅(qū)動(dòng)器436。第一邏輯電平檢測(cè)器432被配置成檢測(cè)第一輸出數(shù)據(jù)與第二輸出數(shù)據(jù)0UT_DATA[1:2]都變?yōu)檫壿嫷碗娖?。上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器434被配置成在第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)，產(chǎn)生上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA，其中，所述上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA的激活是響應(yīng)于第一邏輯電平檢測(cè)器432的輸出信號(hào)DATAP而確定的。上拉加重驅(qū)動(dòng)器436被配置成在上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA激活的時(shí)段中將數(shù)據(jù)輸出焊盤(pán)DQ上拉驅(qū)動(dòng)至邏輯高電平。此處，第一邏輯電平檢測(cè)器432包括第一數(shù)據(jù)延遲部4322和第一邏輯電平比較部4324。第一數(shù)據(jù)延遲部4322被配置成將第一輸出數(shù)據(jù)0UT_DATA[1]延遲至第二輸出數(shù)據(jù)0UT_DATA[2]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)。第一邏輯電平比較部4324被配置成比較從第一輸出延遲部4322輸出的延遲的第一輸出數(shù)據(jù)D0UT_DATA[1]與第二輸出數(shù)據(jù)0UT_DATA[2]的邏輯電平，且產(chǎn)生在第一和第二輸出數(shù)據(jù)0UT_DATA[1:2]的邏輯電平處于邏輯低電平的時(shí)段中具有邏輯低電平的輸出信號(hào)DATAP。上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器434包括第二數(shù)據(jù)延遲部4342和上拉預(yù)加重輸出部4344。第二數(shù)據(jù)延遲部4342被配置成將第一邏輯電平比較部4324的輸出信號(hào)DATAP延遲至第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)。上拉預(yù)加重輸出部4344被配置成輸出上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA，其中，在預(yù)設(shè)時(shí)間期間，如果第二數(shù)據(jù)延遲部4342的輸出信號(hào)DDATAP處于邏輯低電平，則所述上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA被激活為邏輯低電平。上拉加重驅(qū)動(dòng)器436包括PMOS晶體管EPl，PMOS晶體管EPl的源極耦接至外部電源電壓端子VDD且漏極耦接至數(shù)據(jù)輸出焊盤(pán)DQ，且PMOS晶體管EPl被配置成在施加至柵極的上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA被激活為邏輯低電平的時(shí)段中，將數(shù)據(jù)輸出焊盤(pán)DQ驅(qū)動(dòng)至外部電源電壓VDD，以便將數(shù)據(jù)輸出焊盤(pán)DQ朝向邏輯高電平驅(qū)動(dòng)。下拉加重驅(qū)動(dòng)單元440包括第二邏輯電平檢測(cè)器442、下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器444以及下拉加重驅(qū)動(dòng)器446。第二邏輯電平檢測(cè)器442被配置成檢測(cè)第一和第二輸出數(shù)據(jù)0UT_DATA[1:2]都變?yōu)檫壿嫺唠娖?。下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器444被配置成在第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)，產(chǎn)生下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA，其中，所述下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA的激活是響應(yīng)于第二邏輯電平檢測(cè)器442之輸出信號(hào)DATAN而確定的。下拉加重驅(qū)動(dòng)器446被配置成在下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA的激活時(shí)段中將數(shù)據(jù)輸出焊盤(pán)DQ朝向邏輯低電平驅(qū)動(dòng)。此處，第二邏輯電平檢測(cè)器442包括第三數(shù)據(jù)延遲部4422和第二邏輯電平比較部4424。第三數(shù)據(jù)延遲部4422被配置成將第一輸出數(shù)據(jù)0UT_DATA[1]延遲至第二輸出數(shù)據(jù)0UT_DATA[2]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)。第二邏輯電平比較部4424被配置成比較從第三輸出延遲部4422輸出的延遲的第一輸出數(shù)據(jù)D0UT_DATA[1]與第二輸出數(shù)據(jù)0UT_DATA[2]的邏輯電平，且產(chǎn)生在第一和第二輸出數(shù)據(jù)0UT_DATA[1:2]的邏輯電平處于邏輯高電平的時(shí)段中具有邏輯高電平的輸出信號(hào)DATAN。下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器444包括第四數(shù)據(jù)延遲部4442和下拉預(yù)加重輸出部4444。第四數(shù)據(jù)延遲部4442被配置成將第二邏輯電平比較部4424的輸出信號(hào)DATAN延遲至第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)。下拉預(yù)加重輸出部4444被配置成輸出下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA，其中，在預(yù)設(shè)時(shí)間期間，如果第四數(shù)據(jù)延遲部4442的輸出信號(hào)DDATAN處于邏輯高電平，則所述下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA被激活為邏輯高電平。下拉加重驅(qū)動(dòng)器446包括NMOS晶體管NPl，NMOS晶體管NPl的漏極耦接至數(shù)據(jù)輸出焊盤(pán)DQ且源極耦接至外部接地電壓端子VSS。NMOS晶體管NPl被配置成在施加至柵極的下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA被激活為邏輯高電平的時(shí)段中，將數(shù)據(jù)輸出焊盤(pán)DQ驅(qū)動(dòng)至外部接地電壓VSS，以便將數(shù)據(jù)輸出焊盤(pán)DQ朝向邏輯低電平驅(qū)動(dòng)?；谏鲜雠渲?，將參照?qǐng)D6描述根據(jù)本發(fā)明的本實(shí)施例的數(shù)據(jù)輸出電路的操作。在圖6中，基于時(shí)鐘信號(hào)CLK的周期經(jīng)由六個(gè)步驟來(lái)輸入輸出數(shù)據(jù)0UT_DATA。在第一時(shí)間期間施加的輸出數(shù)據(jù)有邏輯高電平，在第二時(shí)間和第三時(shí)間期間施加的輸出數(shù)據(jù)DATA_B及DATA_C具有邏輯低電平，在第四時(shí)間和第五時(shí)間期間施加的輸出數(shù)據(jù)DATA_D及DATA_E具有邏輯高電平，且在第六時(shí)間期間施加的輸出數(shù)據(jù)DATA_F具有邏輯低電平。可根據(jù)施加的六個(gè)步驟的輸出數(shù)據(jù)DATA_A、DATA_B、DATA_C、DATA_D、DATA_E及DATA_F的順序而不同地設(shè)定第一至第三輸出數(shù)據(jù)0UT_DATA[1:3]。例如，當(dāng)在第一時(shí)間期間施加的輸出數(shù)據(jù)DATA_A對(duì)應(yīng)于第一輸出數(shù)據(jù)0UT_DATA [ I ]時(shí)，在第二時(shí)間和第三時(shí)間期間施加的輸出數(shù)據(jù)DATA_B及DATA_C變?yōu)榈诙敵鰯?shù)據(jù)及第三輸出數(shù)據(jù)0UT_DATA[2:3]。類(lèi)似地，當(dāng)在第四時(shí)間期間施加的輸出數(shù)據(jù)DATA_D對(duì)應(yīng)于第一輸出數(shù)據(jù)0UT_DATA [I]時(shí)，在第五時(shí)間及第六時(shí)間期間施加的輸出數(shù)據(jù)DATA_E及DATA_F變?yōu)榈诙敵鰯?shù)據(jù)及第三輸出數(shù)據(jù)0UT_DATA[2:3]。如果在第一時(shí)間期間施加的輸出數(shù)據(jù)有邏輯高電平，則數(shù)據(jù)輸出焊盤(pán)DQ維持對(duì)應(yīng)于邏輯高電平的正常電壓電平。接著，在第二時(shí)間和第三時(shí)間期間施加的輸出數(shù)據(jù)DATA_B及DATA_C維持邏輯低電平(I)。此時(shí)，與在第二時(shí)間期間施加的輸出數(shù)據(jù)DATA_B相對(duì)應(yīng)的數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平維持在對(duì)應(yīng)于邏輯低電平的正常電壓電平，且與在第三時(shí)間期間施加的輸出數(shù)據(jù)DATA_C的數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平變得比對(duì)應(yīng)于邏輯低電平的正常電壓電平低。然而，當(dāng)在輸出數(shù)據(jù)DATA_C之后施加的輸出數(shù)據(jù)DATA_D從邏輯低電平變?yōu)檫壿嫺唠娖綍r(shí)，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平充分升高至對(duì)應(yīng)于邏輯高電平的正常電壓電平(2)?？扇缦聛?lái)描述即使在數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平比對(duì)應(yīng)于邏輯低電平的正常電壓電平低的狀態(tài)下，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平仍可充分升高至對(duì)應(yīng)于邏輯高電平的正常電壓電平的原因。首先，第一邏輯電平檢測(cè)器432和第二邏輯電平檢測(cè)器442共同地檢測(cè)在第二時(shí)間和第三時(shí)間期間施加的數(shù)據(jù)DATA_B及DATA_C——對(duì)應(yīng)于第一和第二輸出數(shù)據(jù)0UT_DATA[1:2]——是否具有相同的邏輯電平。具體地，第一邏輯電平檢測(cè)器432和第二邏輯電平檢測(cè)器442的第一數(shù)據(jù)延遲部4322和第三數(shù)據(jù)延遲部4422將對(duì)應(yīng)于第一輸出數(shù)據(jù)OUT_DATA [I]的數(shù)據(jù)DATA_B延遲至對(duì)應(yīng)于第二輸出數(shù)據(jù)0UT_DATA[2]的數(shù)據(jù)DATA_C被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)，且第一邏輯電平比較部4324和第二邏輯電平比較部4424比較數(shù)據(jù)的邏輯電平。此時(shí)，由于在第二時(shí)間和第三時(shí)間期間施加的輸出數(shù)據(jù)DATA_B&DATA_C的邏輯電平彼此相等處在邏輯低電平，因此包括在第一邏輯電平檢測(cè)器432中的第一邏輯電平比較部4324將輸出信號(hào)DATAP激活為邏輯低電平，且包括在第二邏輯電平檢測(cè)器442中的第二邏輯電平比較部4424將輸出數(shù)據(jù)DATAN維持在邏輯低電平的去激活狀態(tài)。因此，上拉預(yù)加重驅(qū)動(dòng)單元430持續(xù)地執(zhí)行后續(xù)操作，而下拉預(yù)加重驅(qū)動(dòng)單元440并不執(zhí)行后續(xù)操作。以此方式，包括在上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器434中的第二數(shù)據(jù)延遲部4342將通過(guò)包括在上拉預(yù)加重驅(qū)動(dòng)單元430中的第一邏輯電平檢測(cè)器432的操作而被激活為邏輯低電平的信號(hào)DATAP延遲至對(duì)應(yīng)于第三輸出數(shù)據(jù)0UT_DATA[3]的輸出數(shù)據(jù)DATA_D被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)。隨后，上拉預(yù)加重輸出部4344輸出上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA，其中，在預(yù)設(shè)時(shí)間期間，如果第二數(shù)據(jù)延遲部4342的輸出信號(hào)DDATAP被激活為邏輯低電平，則所述上拉預(yù)加重?cái)?shù)據(jù)PU_PEDATA觸發(fā)至邏輯低電平。此時(shí)，第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)段與施加輸出數(shù)據(jù)DATA_D的時(shí)間點(diǎn)相對(duì)應(yīng)。在此時(shí)間點(diǎn)，數(shù)據(jù)輸出焊盤(pán)DQ的邏輯電平從邏輯低電平變?yōu)檫壿嫺唠娖健Ｒ源朔绞?，如果第一輸出?shù)據(jù)和第二輸出數(shù)據(jù)0UT_DATA[1:2]維持邏輯低電平，則不僅第三輸出數(shù)據(jù)0UT_DATA[3]經(jīng)由主驅(qū)動(dòng)單元410及420而驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ，而且數(shù)據(jù)輸出焊盤(pán)DQ經(jīng)由上拉預(yù)加重驅(qū)動(dòng)單元430而驅(qū)動(dòng)至對(duì)應(yīng)于邏輯高電平的外部電源電平。因此，即使在數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平由于第一和第二輸出數(shù)據(jù)0UT_DATA[1:2]都具有邏輯低電平而變得比對(duì)應(yīng)于邏輯低電平的正常電壓電平低的狀態(tài)下，在具有邏輯高電平的第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平仍可充分增大至對(duì)應(yīng)于邏輯高電平的正常電壓電平。此外，在第四時(shí)間和第五時(shí)間期間施加的輸出數(shù)據(jù)DATA_D及DATA_E維持邏輯高電平(3)。此時(shí)，與在第四時(shí)間期間施加的輸出數(shù)據(jù)0八1八_0相對(duì)應(yīng)的數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平維持在對(duì)應(yīng)于邏輯高電平的正常電壓電平，且與在第五時(shí)間期間施加的輸出數(shù)據(jù)DATA_E的數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平變得比對(duì)應(yīng)于邏輯高電平的正常電壓電平高。然而，當(dāng)在輸出數(shù)據(jù)DATA_E之后施加的輸出數(shù)據(jù)DATA_F的邏輯電平從邏輯高電平變?yōu)檫壿嫷碗娖綍r(shí)，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平充分下降至對(duì)應(yīng)于邏輯低電平的正常電壓電平(4)。可如下來(lái)描述即使在數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平比對(duì)應(yīng)于邏輯高電平的正常電壓電平高的狀態(tài)下，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平仍充分下降至對(duì)應(yīng)于邏輯低電平的正常電壓電平的原因。首先，第一邏輯電平檢測(cè)器432和第二邏輯電平檢測(cè)器442共同地檢測(cè)在第四時(shí)間和第五時(shí)間期間施加的輸出數(shù)據(jù)DATA_D及DATA_E——對(duì)應(yīng)于第一和第二輸出數(shù)據(jù)0UT_DATA[1:2]——是否具有相同邏輯電平。具體地，第一邏輯電平檢測(cè)器432和第二邏輯電平檢測(cè)器442的第一數(shù)據(jù)延遲部4322和第三數(shù)據(jù)延遲部4422將對(duì)應(yīng)于第一輸出數(shù)據(jù)OUT_DATA [I]的輸出數(shù)據(jù)DATA_D延遲至對(duì)應(yīng)于第二輸出數(shù)據(jù)0UT_DATA[2]的輸出數(shù)據(jù)DATA_E被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)，且第一邏輯電平比較部4324和第二邏輯電平比較部4424比較輸出數(shù)據(jù)的邏輯電平。此時(shí)，由于在第四時(shí)間和第五時(shí)間期間施加的輸出數(shù)據(jù)DATA_D及DATA_E的邏輯電平彼此相等處在邏輯高電平，因此包括在第一邏輯電平檢測(cè)器432中的第一邏輯電平比較部4324將輸出信號(hào)DATAP維持在邏輯高電平的在去激活狀態(tài)，且包括在第二邏輯電平檢測(cè)器442中的第二邏輯電平比較部4424將輸出數(shù)據(jù)DATAN激活為邏輯高電平。因此，上拉預(yù)加重驅(qū)動(dòng)單元430不執(zhí)行后續(xù)操作，而下拉預(yù)加重驅(qū)動(dòng)單元440持續(xù)地執(zhí)行后續(xù)操作。以此方式，包括在下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器444中的第四數(shù)據(jù)延遲部4442將通過(guò)包括在下拉預(yù)加重驅(qū)動(dòng)單元440中的第二邏輯電平檢測(cè)器442的操作而被激活為邏輯高電平的信號(hào)DATAN延遲至對(duì)應(yīng)于第三輸出數(shù)據(jù)0UT_DATA[3]的在第六時(shí)間期間施加的輸出數(shù)據(jù)DATA_F被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)。隨后,下拉預(yù)加重輸出部4444輸出下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA，在預(yù)設(shè)時(shí)間期間，響應(yīng)于在第四數(shù)據(jù)延遲部4442的輸出信號(hào)DDATAN被激活為邏輯高電平時(shí)，下拉預(yù)加重?cái)?shù)據(jù)PD_PEDATA觸發(fā)至邏輯低電平。此時(shí)，第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)段與施加輸出數(shù)據(jù)DATA_F的時(shí)間點(diǎn)相對(duì)應(yīng)。在此時(shí)間點(diǎn)，數(shù)據(jù)輸出焊盤(pán)DQ的邏輯電平從邏輯高電平改變?yōu)檫壿嫷碗娖健Ｒ源朔绞?，如果第一和第二輸出?shù)據(jù)0UT_DATA[1:2]維持邏輯高電平，則不僅第三輸出數(shù)據(jù)0UT_DATA[3]經(jīng)由主驅(qū)動(dòng)單元410和420而被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ，而且數(shù)據(jù)輸出焊盤(pán)DQ經(jīng)由下拉預(yù)加重驅(qū)動(dòng)單元440而被驅(qū)動(dòng)至對(duì)應(yīng)于邏輯低電平的外部接地電壓電平。因此，即使在數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平由于第一和第二輸出數(shù)據(jù)0UT_DATA[1:2]都具有邏輯高電平而變得比對(duì)應(yīng)于邏輯高電平發(fā)的正常電壓電平高的狀態(tài)下，在具有邏輯低電平的第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)，數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平仍可充分減小至對(duì)應(yīng)于邏輯低電平的正常電壓電平。供作參考，由設(shè)計(jì)者預(yù)先決定上拉預(yù)加重輸出部4344和下拉預(yù)加重輸出部4444中用作參考時(shí)間的預(yù)設(shè)時(shí)間，以使得數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平展現(xiàn)出最小的變化。此外，根據(jù)上述操作，在第一和第二輸出數(shù)據(jù)0UT_DATA[1:2]具有相同邏輯電平之后，預(yù)加重驅(qū)動(dòng)單元430及440僅在第三輸出數(shù)據(jù)0UT_DATA[3]具有與第一輸出數(shù)據(jù)及第二輸出數(shù)據(jù)0UT_DATA[1:2]相反的邏輯電平的狀態(tài)下操作。然而，即使在第一至第三輸出數(shù)據(jù)0UT_DATA[1:3]維持相同邏輯電平時(shí)，根據(jù)本發(fā)明的實(shí)施例的預(yù)加重驅(qū)動(dòng)單元430及440也操作以將第三輸出數(shù)據(jù)0UT_DATA[3]預(yù)加重驅(qū)動(dòng)至相反邏輯電平。例如，如果在第一和第二輸出數(shù)據(jù)0UT_DATA[1:2]處于邏輯低電平的狀態(tài)下，第三輸出數(shù)據(jù)0UT_DATA[3]處于邏輯低電平，則上拉預(yù)加重驅(qū)動(dòng)單元430操作以在第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)，將數(shù)據(jù)輸出焊盤(pán)DQ朝向邏輯高電平預(yù)加重驅(qū)動(dòng)。因此，當(dāng)?shù)谌敵鰯?shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ時(shí)，電壓電平不比第二輸出數(shù)據(jù)0UT_DATA[2]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ時(shí)的情況下降得多。另一方面，當(dāng)在第一輸出數(shù)據(jù)和第二輸出數(shù)據(jù)0UT_DATA[1:2]處于邏輯高電平的狀態(tài)下，第三輸出數(shù)據(jù)0UT_DATA[3]處于邏輯高電平時(shí)，下拉預(yù)加重驅(qū)動(dòng)單元440操作以在第三輸出數(shù)據(jù)OUT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)，將數(shù)據(jù)輸出焊盤(pán)DQ朝向邏輯低電平預(yù)加重驅(qū)動(dòng)。因此，當(dāng)?shù)谌敵鰯?shù)據(jù)OUT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ時(shí)，電壓電平不會(huì)比第二輸出數(shù)據(jù)OUT_DATA[2]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ時(shí)的情況升高得多。當(dāng)應(yīng)用上述用于將第一至第三輸出數(shù)據(jù)0UT_DATA[1:3]驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的數(shù)據(jù)輸出電路時(shí)，即使在第一輸出數(shù)據(jù)和第二輸出數(shù)據(jù)0UT_DATA[1:2]具有相同邏輯電平時(shí)，在第三輸出數(shù)據(jù)0UT_DATA[3]被驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)DQ的時(shí)間點(diǎn)，仍可使數(shù)據(jù)輸出焊盤(pán)DQ的電壓電平變化最小化。因此，可以改善經(jīng)由數(shù)據(jù)輸出焊盤(pán)DQ輸出的輸出數(shù)據(jù)0UT_DATA的抖動(dòng)增大的ISI現(xiàn)象。因此，可以充分確保經(jīng)由數(shù)據(jù)輸出焊盤(pán)DQ輸出的數(shù)據(jù)0UT_DATA的tDV。盡管已經(jīng)參照具體實(shí)施例描述了本發(fā)明，但本領(lǐng)域技術(shù)人員可理解，在不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的前提下，可以進(jìn)行各種變化和修改。例如，可根據(jù)輸入信號(hào)的極性而不同地實(shí)施在上述實(shí)施例中的實(shí)例所采用的邏輯門(mén)和晶體管的位置和類(lèi)型。
權(quán)利要求
1.一種半導(dǎo)體器件,包括: 主驅(qū)動(dòng)單元，所述主驅(qū)動(dòng)單元被配置成接收輸出數(shù)據(jù)且將所接收的數(shù)據(jù)驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)； 預(yù)加重?cái)?shù)據(jù)發(fā)生單元，所述預(yù)加重?cái)?shù)據(jù)發(fā)生單元被配置成對(duì)將所述輸出數(shù)據(jù)延遲一個(gè)數(shù)據(jù)周期而獲得的延遲的數(shù)據(jù)與所述輸出數(shù)據(jù)進(jìn)行比較，將比較結(jié)果延遲一個(gè)數(shù)據(jù)周期，以及輸出所述延遲的數(shù)據(jù)作為預(yù)加重?cái)?shù)據(jù)；以及 預(yù)加重驅(qū)動(dòng)單元，所述預(yù)加重驅(qū)動(dòng)單元被配置成接收所述預(yù)加重?cái)?shù)據(jù)且將所接收的數(shù)據(jù)驅(qū)動(dòng)至所述數(shù)據(jù)輸出焊盤(pán)。
2.按權(quán)利要求1所述的半導(dǎo)體器件，其中，所述預(yù)加重?cái)?shù)據(jù)發(fā)生單元包括: 上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器，所述上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器被配置成產(chǎn)生上拉預(yù)加重?cái)?shù)據(jù)，其中，如果所述延遲的數(shù)據(jù)與所述輸出數(shù)據(jù)都處于邏輯低電平，則所述上拉預(yù)加重?cái)?shù)據(jù)被激活為邏輯低電平；以及 下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器，所述下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器被配置成產(chǎn)生下拉預(yù)加重?cái)?shù)據(jù)，其中，如果所述延遲的數(shù)據(jù)與所述輸出數(shù)據(jù)都處于邏輯高電平，則所述下拉預(yù)加重?cái)?shù)據(jù)被激活為邏輯高電平。
3.按權(quán)利要求1所述的半導(dǎo)體器件，其中，所述主驅(qū)動(dòng)單元包括: 前置主驅(qū)動(dòng)器，所述前置主驅(qū)動(dòng)器被配置成將所述輸出數(shù)據(jù)反相并驅(qū)動(dòng)； 上拉主驅(qū)動(dòng)器，所述上拉主驅(qū)動(dòng)器被配置成如果從所述前置主驅(qū)動(dòng)器輸出的數(shù)據(jù)處于邏輯低電平，則將所述數(shù)據(jù)輸出焊盤(pán)上拉驅(qū)動(dòng)至邏輯高電平；以及 下拉主驅(qū)動(dòng)器，所述下拉主驅(qū) 動(dòng)器被配置成如果從所述前置主驅(qū)動(dòng)器輸出的數(shù)據(jù)處于邏輯高電平，則將所述數(shù)據(jù)輸出焊盤(pán)下拉驅(qū)動(dòng)至邏輯低電平。
4.按權(quán)利要求3所述的半導(dǎo)體器件，其中，所述預(yù)加重驅(qū)動(dòng)單元包括: 上拉預(yù)加重驅(qū)動(dòng)器，所述上拉預(yù)加重驅(qū)動(dòng)器被配置成在所述上拉預(yù)加重?cái)?shù)據(jù)被激活為邏輯低電平的時(shí)段中將所述數(shù)據(jù)輸出焊盤(pán)上拉驅(qū)動(dòng)至邏輯高電平；以及 下拉預(yù)加重驅(qū)動(dòng)器，所述下拉預(yù)加重驅(qū)動(dòng)器被配置成在所述下拉預(yù)加重?cái)?shù)據(jù)被激活為邏輯高電平的時(shí)段中將所述數(shù)據(jù)輸出焊盤(pán)下拉驅(qū)動(dòng)至邏輯低電平。
5.按權(quán)利要求4所述的半導(dǎo)體器件，其中，所述上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器包括: 第一延遲部，所述第一延遲部被配置成將所述輸出數(shù)據(jù)延遲一個(gè)數(shù)據(jù)周期且輸出延遲的數(shù)據(jù)； 第一邏輯運(yùn)算部，所述第一邏輯運(yùn)算部被配置成接收所述延遲的數(shù)據(jù)和所述輸出數(shù)據(jù)且對(duì)所接收的數(shù)據(jù)執(zhí)行“或”運(yùn)算； 第二數(shù)據(jù)延遲部，所述第二數(shù)據(jù)延遲部被配置成將所述第一邏輯運(yùn)算部的輸出信號(hào)延遲一個(gè)數(shù)據(jù)周期；以及 上拉預(yù)加重輸出部，所述上拉預(yù)加重輸出部被配置成輸出所述第二數(shù)據(jù)延遲部的輸出信號(hào)作為所述上拉預(yù)加重?cái)?shù)據(jù)，其中，在預(yù)設(shè)時(shí)間期間，如果所述第二數(shù)據(jù)延遲部的輸出信號(hào)被激活為邏輯低電平，則所述上拉預(yù)加重?cái)?shù)據(jù)觸發(fā)為邏輯低電平。
6.按權(quán)利要求4所述的半導(dǎo)體器件，其中，所述下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器包括: 第三數(shù)據(jù)延遲部，所述第三數(shù)據(jù)延遲部被配置成將所述輸出數(shù)據(jù)延遲一個(gè)數(shù)據(jù)周期且輸出延遲的數(shù)據(jù)；第二邏輯部，所述第二邏輯部被配置成接收所述延遲的數(shù)據(jù)和所述輸出數(shù)據(jù)且對(duì)所接收的數(shù)據(jù)執(zhí)行“與”運(yùn)算； 第四數(shù)據(jù)延遲部，所述第四數(shù)據(jù)延遲部被配置成將所述第二邏輯部的輸出信號(hào)延遲一個(gè)數(shù)據(jù)周期；以及 下拉預(yù)加重輸出部，所述下拉預(yù)加重輸出部被配置成輸出所述第四數(shù)據(jù)延遲部的輸出信號(hào)作為所述下拉預(yù)加重?cái)?shù)據(jù)，其中，在預(yù)設(shè)時(shí)間期間，如果所述第四數(shù)據(jù)延遲部的輸出信號(hào)被激活為邏輯高電平，則所述下拉預(yù)加重?cái)?shù)據(jù)觸發(fā)為邏輯高電平。
7.一種半導(dǎo)體器件,包括: 主驅(qū)動(dòng)單元，所述主驅(qū)動(dòng)單元被配置成將連續(xù)施加的第一至第三輸出數(shù)據(jù)驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)；以及 預(yù)加重驅(qū)動(dòng)單元，所述預(yù)加重驅(qū)動(dòng)單元被配置成如果所述第一輸出數(shù)據(jù)與所述第二輸出數(shù)據(jù)具有相同邏輯電平，則響應(yīng)于所述第三輸出數(shù)據(jù)被驅(qū)動(dòng)至所述數(shù)據(jù)輸出焊盤(pán)的操作，在與所述第一輸出數(shù)據(jù)和所述第二輸出數(shù)據(jù)的邏輯電平相反的驅(qū)動(dòng)方向上驅(qū)動(dòng)所述數(shù)據(jù)輸出焊盤(pán)。
8.按權(quán)利要求7所述的半導(dǎo)體器件，其中，所述主驅(qū)動(dòng)單元的驅(qū)動(dòng)能力是所述預(yù)加重驅(qū)動(dòng)單元的驅(qū)動(dòng)能力的N倍，其中N為大于2的整數(shù)。
9.按權(quán)利要求8所述的半導(dǎo)體器件，其中，所述預(yù)加重驅(qū)動(dòng)單元包括: 上拉加重驅(qū)動(dòng)單元，所述上拉加重驅(qū)動(dòng)單元被配置成如果所述第一輸出數(shù)據(jù)與所述第二輸出數(shù)據(jù)都處于邏輯低電平，則在從所述第三輸出數(shù)據(jù)被驅(qū)動(dòng)至所述數(shù)據(jù)輸出焊盤(pán)的時(shí)間點(diǎn)開(kāi)始的預(yù)設(shè)時(shí)間期間，將所述數(shù)據(jù)輸出焊盤(pán)朝向邏輯高電平上拉驅(qū)動(dòng)；以及 下拉加重驅(qū)動(dòng)單元，所述下拉加重驅(qū)動(dòng)單元被配置成如果所述第一輸出數(shù)據(jù)與所述第二輸出數(shù)據(jù)都處于邏輯高電平，則在從所述第三輸出數(shù)據(jù)被驅(qū)動(dòng)至所述數(shù)據(jù)輸出焊盤(pán)的時(shí)間點(diǎn)開(kāi)始的預(yù)設(shè)時(shí)間期間，將所述數(shù)據(jù)輸出焊盤(pán)朝向邏輯低電平下拉驅(qū)動(dòng)。
10.按權(quán)利要求9所述的半導(dǎo)體器件，其中，所述主驅(qū)動(dòng)單元包括: 前置主驅(qū)動(dòng)器，所述前置主驅(qū)動(dòng)器被配置成將所述第一輸出數(shù)據(jù)至所述第三輸出數(shù)據(jù)反相并驅(qū)動(dòng)； 上拉主驅(qū)動(dòng)器，所述上拉主驅(qū)動(dòng)器被配置成如果從所述前置主驅(qū)動(dòng)器輸出的數(shù)據(jù)處于邏輯低電平，則將所述數(shù)據(jù)輸出焊盤(pán)上拉驅(qū)動(dòng)至邏輯高電平；以及 下拉主驅(qū)動(dòng)器，所述下拉主驅(qū)動(dòng)器被配置成如果從所述前置主驅(qū)動(dòng)器輸出的數(shù)據(jù)處于邏輯高電平，則將所述數(shù)據(jù)輸出焊盤(pán)下拉驅(qū)動(dòng)至邏輯低電平。
11.按權(quán)利要求9所述的半導(dǎo)體器件，其中，所述上拉加重驅(qū)動(dòng)單元包括: 第一邏輯電平檢測(cè)器，所述第一邏輯電平檢測(cè)器被配置成檢測(cè)所述第一輸出數(shù)據(jù)和所述第二輸出數(shù)據(jù)的邏輯電平變?yōu)檫壿嫷碗娖剑? 上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器，所述上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器被配置成在所述第三輸出數(shù)據(jù)被驅(qū)動(dòng)至所述數(shù)據(jù)輸出焊盤(pán)的時(shí)間點(diǎn)，產(chǎn)生上拉預(yù)加重?cái)?shù)據(jù)，其中，所述上拉預(yù)加重?cái)?shù)據(jù)的激活是響應(yīng)于所述第一邏輯電平檢測(cè)器的輸出信號(hào)而確定的；以及 上拉加重驅(qū)動(dòng)器，所述上拉加重驅(qū)動(dòng)器被配置成在所述上拉預(yù)加重?cái)?shù)據(jù)被激活的時(shí)段中將所述數(shù)據(jù)輸出焊盤(pán)朝向邏輯高電平上拉驅(qū)動(dòng)。
12.按權(quán)利要求11所述的半導(dǎo)體器件，其中，所述第一邏輯電平檢測(cè)器包括:第一數(shù)據(jù)延遲部，所述第一數(shù)據(jù)延遲部被配置成將所述第一輸出數(shù)據(jù)延遲至所述第二輸出數(shù)據(jù)被驅(qū)動(dòng)至所述數(shù)據(jù)輸出焊盤(pán)的時(shí)間點(diǎn)；以及 第一邏輯電平比較部，所述第一邏輯電平比較部被配置成比較從所述第一數(shù)據(jù)延遲部輸出的延遲的第一輸出數(shù)據(jù)與所述第二輸出數(shù)據(jù)的邏輯電平，且產(chǎn)生在所述第一輸出數(shù)據(jù)和所述第二輸出數(shù)據(jù)的邏輯電平處于邏輯低電平的時(shí)段中具有邏輯低電平的輸出信號(hào)。
13.按權(quán)利要求12所述的半導(dǎo)體器件，其中，所述上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器包括: 第二數(shù)據(jù)延遲部，所述第二數(shù)據(jù)延遲部被配置成將所述第一邏輯電平比較部的輸出信號(hào)延遲至所述第三輸出數(shù)據(jù)被驅(qū)動(dòng)至所述數(shù)據(jù)輸出焊盤(pán)的時(shí)間點(diǎn)；以及 上拉預(yù)加重輸出部，所述上拉預(yù)加重輸出部被配置成輸出所述上拉預(yù)加重?cái)?shù)據(jù)，其中，在預(yù)設(shè)時(shí)間期間，如果從所述第二數(shù)據(jù)延遲部輸出的信號(hào)處于邏輯低電平，則所述上拉預(yù)加重?cái)?shù)據(jù)被激活為邏輯低電平。
14.按權(quán)利要求13所述的半導(dǎo)體器件，其中，所述上拉加重驅(qū)動(dòng)器包括PMOS晶體管，所述PMOS晶體管的源極耦接至外部電源電壓端子且漏極耦接至所述數(shù)據(jù)輸出焊盤(pán)，且所述PMOS晶體管被配置成在施加至柵極的所述上拉預(yù)加重?cái)?shù)據(jù)被激活為邏輯低電平的時(shí)段中將所述數(shù)據(jù)輸出焊盤(pán)驅(qū)動(dòng)至外部電源電壓，以便將所述數(shù)據(jù)輸出焊盤(pán)朝向邏輯高電平驅(qū)動(dòng)。
15.按權(quán)利要求9所述的半導(dǎo)體器件，其中，所述下拉加重驅(qū)動(dòng)單元包括: 第二邏輯電平檢測(cè)器，所述第二邏輯電平檢測(cè)器被配置成檢測(cè)所述第一數(shù)據(jù)和所述第二數(shù)據(jù)的邏輯電平變?yōu)檫壿嫺唠娖剑? 下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器，所述下拉預(yù)加重?cái)?shù)據(jù)發(fā)生器被配置成在所述第三輸出數(shù)據(jù)被驅(qū)動(dòng)至所述數(shù)據(jù)輸出焊盤(pán)的時(shí)間點(diǎn)，產(chǎn)生下拉預(yù)加重?cái)?shù)據(jù)，所述下拉預(yù)加重?cái)?shù)據(jù)的激活是響應(yīng)于所述第二邏輯電平檢測(cè)器的輸出信號(hào)而確定的；以及 下拉加重驅(qū)動(dòng)器，所述下拉加重驅(qū)動(dòng)器被配置成在所述下拉預(yù)加重?cái)?shù)據(jù)被激活的時(shí)段中將所述數(shù)據(jù)輸出焊盤(pán)朝向邏輯低電平下拉驅(qū)動(dòng)。
16.按權(quán)利要求15所述的半導(dǎo)體器件，其中，所述第二邏輯電平檢測(cè)器包括: 第三數(shù)據(jù)延遲部，所述第三數(shù)據(jù)延遲部被配置成將所述第一輸出數(shù)據(jù)延遲至所述第二輸出數(shù)據(jù)被驅(qū)動(dòng)至所述數(shù)據(jù)輸出焊盤(pán)的時(shí)間點(diǎn)；以及 第二邏輯電平比較部，所述第二邏輯電平比較部被配置成比較從所述第三數(shù)據(jù)延遲部輸出的延遲的第一輸出數(shù)據(jù)與所述第二輸出數(shù)據(jù)的邏輯電平，且產(chǎn)生在所述第一輸出數(shù)據(jù)和所述第二輸出數(shù)據(jù)的邏輯電平處于邏輯高電平的時(shí)段中具有邏輯高電平的輸出信號(hào)。
17.按權(quán)利要求16所述的半導(dǎo)體器件，其中，所述上拉預(yù)加重?cái)?shù)據(jù)發(fā)生器包括: 第四數(shù)據(jù)延遲部，所述第四數(shù)據(jù)延遲部被配置成將所述第二邏輯電平比較部的輸出信號(hào)延遲至所述第三輸出數(shù)據(jù)被驅(qū)動(dòng)至所述數(shù)據(jù)輸出焊盤(pán)的時(shí)間點(diǎn)；以及 上拉預(yù)加重輸出部，所述上拉預(yù)加重輸出部被配置成輸出所述下拉預(yù)加重?cái)?shù)據(jù)，其中，在預(yù)設(shè)時(shí)間期間，如果從所述第四數(shù)據(jù)延遲部輸出的信號(hào)處于邏輯高電平，則所述下拉預(yù)加重?cái)?shù)據(jù)被激活為邏輯高電平。
18.按權(quán)利要求17所述的半導(dǎo)體器件，其中，所述下拉加重驅(qū)動(dòng)器包括NMOS晶體管，所述NMOS晶體管的漏極耦接至所述數(shù)據(jù)輸出焊盤(pán)且源極耦接至外部接地電壓端子，且所述NMOS晶體管被配置成在施加至柵極的所述下拉預(yù)加重?cái)?shù)據(jù)被激活為邏輯高電平的時(shí)段中將所述數(shù)據(jù)輸出焊盤(pán)驅(qū)動(dòng)至外部接地電壓，以便將所述數(shù)據(jù)輸出焊盤(pán)朝向邏輯低電平驅(qū)動(dòng) 。
全文摘要
本發(fā)明公開(kāi)了一種半導(dǎo)體器件，其包括主驅(qū)動(dòng)單元，其被配置成接收輸出數(shù)據(jù)且將所接收的數(shù)據(jù)驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)；預(yù)加重?cái)?shù)據(jù)發(fā)生單元，其被配置成對(duì)將輸出數(shù)據(jù)延遲一個(gè)數(shù)據(jù)周期而獲得的延遲的數(shù)據(jù)與輸出數(shù)據(jù)進(jìn)行比較，將比較結(jié)果延遲一個(gè)數(shù)據(jù)周期，以及輸出延遲的數(shù)據(jù)作為預(yù)加重?cái)?shù)據(jù)；以及預(yù)加重驅(qū)動(dòng)單元，其被配置成接收預(yù)加重?cái)?shù)據(jù)且將所接收的數(shù)據(jù)驅(qū)動(dòng)至數(shù)據(jù)輸出焊盤(pán)。
文檔編號(hào)H03K19/08GK103095283SQ201210444288
公開(kāi)日2013年5月8日 申請(qǐng)日期2012年11月8日 優(yōu)先權(quán)日2011年11月8日
發(fā)明者宋星輝 申請(qǐng)人:愛(ài)思開(kāi)海力士有限公司