專利名稱：一種adc轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及并行模數(shù)轉(zhuǎn)換器技術(shù)領(lǐng)域，確切地說(shuō)涉及一種采用直流失調(diào)電壓時(shí)域消除技術(shù)比較器的ADC的轉(zhuǎn)換器。
背景技術(shù)：
模數(shù)轉(zhuǎn)換器是混合信號(hào)電路系統(tǒng)至關(guān)重要的部分，依據(jù)采樣方式的不同可分為多種類型。并行ADC(FLASH ADC)具有高速度和電路結(jié)構(gòu)簡(jiǎn)單的優(yōu)勢(shì)，在高速采樣混合信號(hào)系統(tǒng)領(lǐng)域有著廣泛的應(yīng)用，如高速掃描接ロ電路、高性能數(shù)字通信系統(tǒng)、測(cè)控以及儀器儀表等諸多領(lǐng)域。 現(xiàn)有FLASH ADC結(jié)構(gòu)包括電阻分壓網(wǎng)絡(luò)，
2s -i個(gè)比較器(N為ADC位數(shù))，氣泡消除電路與編碼器等組成。高精度采樣電路對(duì)ADC的
精度有很高的要求，F(xiàn)LASH ADC的精度是由比較器的精度來(lái)決定的。比較器的直流失調(diào)電壓對(duì)比較器精度有很大的影響。隨著制造エ藝的進(jìn)步，集成電路制造エ藝的精度也進(jìn)ー步提高，但制造エ藝的不確定性依然存在，這種不確定性導(dǎo)致在設(shè)計(jì)上完全相同的器件在制造時(shí)存在差異，這種不匹配就是失配。這種相同器件的適配會(huì)產(chǎn)生器件的直流失調(diào)，當(dāng)直流失調(diào)到達(dá)一定程度時(shí)會(huì)嚴(yán)重影響比較器的精度。精度降低會(huì)降低ADC的性能，因此在設(shè)計(jì)ADC時(shí)會(huì)采用電學(xué)技術(shù)消除這種在制造過(guò)程中產(chǎn)生的直流失調(diào)。目前直流消除失調(diào)電壓的主要方法是對(duì)直流失調(diào)電壓采樣儲(chǔ)存的方法，普遍使用的技術(shù)是自動(dòng)校零技術(shù)。其工作原理是將差分輸入電壓為零時(shí)比較器的輸出結(jié)果存儲(chǔ)在與比較器輸出串聯(lián)的電容上或者是將差分輸入電壓為零時(shí)比較器直流失調(diào)電壓存儲(chǔ)在與比較器輸入串聯(lián)的電容上。綜上所述，傳統(tǒng)的直流失調(diào)消除技術(shù)存在以下缺點(diǎn)
I、N位FLASH ADC需要2N - i個(gè)比較器，如果每個(gè)比較器采用電容存儲(chǔ)方式消除直流失調(diào)電壓會(huì)導(dǎo)致芯片面積増大。2、傳統(tǒng)直流失調(diào)消除技術(shù)失調(diào)電壓消除精度取決于比較器的參數(shù)，調(diào)節(jié)精度沒(méi)有本發(fā)明采用的數(shù)字調(diào)節(jié)方式精準(zhǔn)。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是提供ー種ADC轉(zhuǎn)換器，它采用數(shù)字調(diào)節(jié)技術(shù)消除了時(shí)域比較器的直流失調(diào)電壓，從而改進(jìn)了直流失調(diào)電壓對(duì)FLASH ADC精度的影響，也進(jìn)ー步彌補(bǔ)了傳統(tǒng)直流失調(diào)調(diào)節(jié)技術(shù)的不足。
本發(fā)明是通過(guò)采用下述技術(shù)方案實(shí)現(xiàn)的
ー種ADC轉(zhuǎn)換器，包括電阻分壓網(wǎng)絡(luò)、時(shí)域比較器、氣泡消除電路與編碼器，其特征在于所述時(shí)域比較器的VN輸入端與外部的采樣電壓Vsample相連，時(shí)域比較器的VP輸入端與參考電壓Vkef相連；時(shí)域比較器的Vbias輸入端與外部基準(zhǔn)電壓輸入信號(hào)Vbias相連；時(shí)域比較器的En_Cal輸入端與校準(zhǔn)使能EN_Cal相連；時(shí)域比較器的comp_out輸出端與所述氣泡消除電路與編碼器的輸入端相連。所述的時(shí)域比較器由19個(gè)PMOS管、4個(gè)NMOS管、2個(gè)與門(mén)、I個(gè)或非門(mén)、2個(gè)鎖存
編碼器、2個(gè)多路復(fù)用器和14個(gè)延遲單元組成；時(shí)域比較器對(duì)采樣電壓Vsample、參考電壓Vkef和采樣信號(hào)Strobe、校準(zhǔn)使能信號(hào)EN_Cal進(jìn)行處理,產(chǎn)生I個(gè)輸出信號(hào)，從comp_out輸出端輸出。所述19 個(gè) PMOS 管分別是 MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10、MP11、MP12、MP13、MP14、MP15、MP16、MP17、MP18 和 MP19 ;所述 4 個(gè) NMOS 管分別是 MN1、MN2、MN3 和MN4 ；2個(gè)與門(mén)分別是與門(mén)AND1、與門(mén)AND2 ；2個(gè)鎖存編碼器分別是鎖存編碼器DCl和鎖存編碼器DC2 ；2個(gè)多路復(fù)用器分別是多路復(fù)用器MUXl和多路復(fù)用器MUX2 ；14個(gè)延遲単元分別是 DPI、DP2、DP3、DP4、DP5、DP6、DP7、DNl、DN2、DN3、DN4、DN5、DN6 和 DN7。所述PMOS管MB源極和電源電壓VDD相連，PMOS管柵極與外部偏置電壓信號(hào)Vbias相連，PMOS管MB的漏極與PMOS管MPl、MP2的源極共點(diǎn)；所述PMOS管MPl、MP2柵極通過(guò)開(kāi)關(guān)SI相連，PMOS管MPl柵極與外部模擬輸入電壓Vkef相連，PMOS管MP2柵極通過(guò)開(kāi)關(guān)S2與外部模擬輸入電壓VN相連；PM0S管MPl的漏極與NMOS管麗I的漏極、麗I的柵極、MN4的柵極共點(diǎn)，PMOS管MP2的漏極與NMOS管MN2的漏極、MN2的柵極、MN3的柵極共點(diǎn)；NMOS管麗I、麗2、麗3和MN4的源極共點(diǎn)并與電源地VSS相連；MN3的漏極與MP3的漏極以及MP3、MP4、MP5、MP6、MP7、MP8、MP9和MPlO的柵極共點(diǎn)；MN4的漏極與MPll的漏極以及MP11、MP12、MP13、MP14、MP15、MP16、MP17 和 MP18 的柵極共點(diǎn)。所述PMOS管MP4、MP5、MP6、MP7、MP8、MP9和MPlO的漏極分別與延遲單元DPI、DP2、DP3、DP4、DP5、DP6 和 DP7 的電源端相連，PMOS 管 MP12、MP13、MP14、MP15、MP16、MP17和MP18的漏極分別與延遲單元DN1、DN2、DN3、DN4、DN5、DN6和DN7的電源端相連；延遲單元DP1、DP2、DP3、DP4、DP5、DP6和DP7首位相連構(gòu)成延遲鏈，DPl的輸入端與外部數(shù)字輸入信號(hào)Strobe相連，產(chǎn)生編碼輸出信號(hào)DP [7:1]并與鎖存編碼器DCl數(shù)據(jù)輸入端相連；延遲單元DNl、DN2、DN3、DN4、DN5、DN6和DN7首位相連構(gòu)成延遲鏈，DNl的輸入端與采樣信號(hào)Strobe相連，產(chǎn)生編碼輸出信號(hào)DN[7:1]并與鎖存編碼器DC2數(shù)據(jù)輸入端相連；延遲單元DPI、DP2、DP3、DP4、DP5、DP6和DP7的輸出端與多路復(fù)用器MUXl的信號(hào)輸入端相連，延遲單元DN1、DN2、DN3、DN4、DN5、DN6和DN7的輸出端與多路復(fù)用器MUX2的信號(hào)輸入端相連；鎖存編碼器DCl的輸出信號(hào)NI [2:0]與多路復(fù)用器MUXl的選擇端相連，鎖存編碼器DC2的輸出信號(hào)N2[2:0]與多路復(fù)用器MUX2的選擇端相連。多路復(fù)用器MUXl的輸出信號(hào)MUX1_0與D觸發(fā)器DFFl的數(shù)據(jù)輸入端D相連，多路復(fù)用器MUX2的輸出信號(hào)MUX2_0與D觸發(fā)器DFF2的數(shù)據(jù)輸入端D相連；D觸發(fā)器DFF1、DFF2的Clk輸入端與外部數(shù)字輸入信號(hào)Strobe相連；D觸發(fā)器DFF1、DFF2的輸出信號(hào)Ql、Q2分別與校準(zhǔn)使能EN_Cal通過(guò)與門(mén)AND1、AND2產(chǎn)生信號(hào)E1、E2，并分別與鎖存編碼器DCl和鎖存編碼器DC2的使能控制輸入端相連；Q2信號(hào)與校準(zhǔn)使能EN_Cal通過(guò)或非門(mén)產(chǎn)生比較器的輸出結(jié)果并通過(guò)comp_out輸出端輸出。與現(xiàn)有技術(shù)相比，本發(fā)明所達(dá)到的有益效果如下
I、本發(fā)明中，采用“所述時(shí)域比較器的VN輸入端與采樣電壓Vsample相連，時(shí)域比較器的VP輸入端與參考電壓Vkef相連；時(shí)域比較器的Vbias輸入端與外部基準(zhǔn)電壓輸入信號(hào)Vbias相連；時(shí)域比較器的En_Cal輸入端與校準(zhǔn)使能EN_Cal相連；時(shí)域比較器的comp_out輸出端與所述氣泡消除電路與編碼器的輸入端相連”這樣的時(shí)域比較器，及時(shí)域比較器與電阻分壓網(wǎng)絡(luò)和氣泡消除電路與編碼器的連接，開(kāi)辟了一條全新的直流失調(diào)消除技術(shù)，提高了FALSH ADC的轉(zhuǎn)換精度，同時(shí)比傳統(tǒng)的直流失調(diào)消除技術(shù)相比節(jié)約了電容所占面積。2、本發(fā)明中，所采用的“時(shí)域比較器由19個(gè)PMOS管、4個(gè)NMOS管、2個(gè)與門(mén)、I個(gè)或非門(mén)、2個(gè)鎖存編碼器、2個(gè)多路復(fù)用器和14個(gè)延遲單元組成；采樣電壓Vsample、參考電壓Vkef和采樣信號(hào)Strobe、校準(zhǔn)使能EN_Cal進(jìn)行處理,產(chǎn)生I個(gè)輸出信號(hào)，從comp_out輸出端輸出”這樣的結(jié)構(gòu)方式，經(jīng)過(guò)驗(yàn)證(參見(jiàn)說(shuō)明書(shū)附圖I和圖2)，全數(shù)字編碼可以用成熟的數(shù) 字流程完成，使時(shí)序更加精準(zhǔn)。經(jīng)過(guò)仿真結(jié)果表明在采樣時(shí)鐘elk為2. 5MHz吋，此FLASHADC在6位分辨率時(shí)，差分輸入范圍為O. 64v時(shí)，最小LSB可達(dá)10mv。在采樣時(shí)鐘頻率降低時(shí)，可以減小LSB，提高ADC的精度。


下面將結(jié)合說(shuō)明書(shū)附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)ー步的詳細(xì)說(shuō)明，其中
圖I為ー種采用時(shí)域消除失調(diào)電壓的FLASH ADC的整體結(jié)構(gòu)圖。圖2為FLASH ADC整體工作時(shí)序關(guān)系示意圖。圖3為時(shí)域比較器的結(jié)構(gòu)圖。
具體實(shí)施例方式實(shí)施例I
眾所周知，時(shí)域比較器的比較結(jié)果是根據(jù)兩個(gè)輸出脈沖之間的相位關(guān)系決定的，直流失調(diào)電壓會(huì)影響兩個(gè)脈沖信號(hào)的相位差的大小。因此，我們可以采用數(shù)字調(diào)節(jié)技術(shù)對(duì)相位差進(jìn)行修正，達(dá)到消除失調(diào)電壓的目的。數(shù)字調(diào)節(jié)技術(shù)方式是通過(guò)改變延遲單元的數(shù)量修正兩個(gè)脈沖的相位。由于數(shù)字調(diào)節(jié)技術(shù)是修正延遲單元的數(shù)量，受限于修正精度，直流失調(diào)電壓不能完全消除，但可以改進(jìn)延遲單元的精度來(lái)改善直流失調(diào)電壓消除精度。為此，我們提出了以下一種較佳的實(shí)施方式，消除直流失調(diào)電壓，提高ADC轉(zhuǎn)換器的轉(zhuǎn)換精度
ー種ADC轉(zhuǎn)換器，包括電阻分壓網(wǎng)絡(luò)、時(shí)域比較器、氣泡消除電路與編碼器，所述時(shí)域比較器的VN輸入端與米樣電壓Vsample相連,時(shí)域比較器的VP輸入端與參考電壓Vkef相連；時(shí)域比較器的Vbias輸入端與外部基準(zhǔn)電壓輸入信號(hào)Vbias相連；時(shí)域比較器的En_Cal輸入端與校準(zhǔn)使能En_Cal相連；時(shí)域比較器的comp_out輸出端與所述氣泡消除電路與編碼器的輸入端相連。上述轉(zhuǎn)換器所涉及的DLASH ADC工作方式由控制信號(hào)來(lái)決定，其工作步驟分為兩個(gè)部分ー個(gè)步驟是直流失調(diào)電壓消除階段，第二個(gè)步驟是ADC采樣編碼。在第一工作階段，直流失調(diào)電壓會(huì)在差分電壓相位差轉(zhuǎn)換電路、時(shí)域失調(diào)電壓消除電路作用下以時(shí)間延遲信息的方式儲(chǔ)存在延遲單元中。此時(shí)FLASH ADC其他部分、時(shí)域比較器比較結(jié)果輸出電路均不工作。當(dāng)電路工作在采樣轉(zhuǎn)換步驟吋，對(duì)采樣模擬輸入電壓進(jìn)行模數(shù)轉(zhuǎn)換并以ニ進(jìn)制碼的形式輸出。此時(shí)用以產(chǎn)生時(shí)域比較器比較結(jié)果的脈沖已經(jīng)經(jīng)過(guò)相位調(diào)節(jié)，消除了直流失調(diào)電壓對(duì)輸出結(jié)果的影響。實(shí)施例2
以下是本發(fā)明的最佳實(shí)施方式，結(jié)合說(shuō)明書(shū)附圖詳細(xì)說(shuō)明如下
圖I所示為采用時(shí)域消除失調(diào)電壓技術(shù)的FLASH ADC結(jié)構(gòu)圖，包括時(shí)域比較器陣列、氣泡消除電路與編碼器。圖2所示為FLASH ADC整體工作時(shí)序關(guān)系示意圖。在En_Cal等于I時(shí)，F(xiàn)LASH ADC工作在直流失調(diào)電壓消除階段，在En_Cal等于O吋，F(xiàn)LASH ADC工作在采樣編碼階段。圖3為時(shí)域比較器的電路圖。下面結(jié)合圖2整體時(shí)序信號(hào)示意圖做詳細(xì)說(shuō)明。 在En_Cal等于I期間，差分輸入電壓為O,對(duì)直流失調(diào)電壓Vtxffsrt米樣，同時(shí)輸入采樣信號(hào)Strobe，時(shí)域比較器內(nèi)部的相位調(diào)節(jié)模塊對(duì)Strobe脈沖信號(hào)進(jìn)行相位調(diào)節(jié)。在En_Cal等于I期間,其comp_out輸出端電平保持不變。在En_Cal等于O期間,輸入采樣電壓Vs_le，同時(shí)輸入用于產(chǎn)生比較結(jié)果的采樣信號(hào)Strobe，時(shí)域比較器產(chǎn)生的比較結(jié)果通過(guò)C0mp_0ut輸出到氣泡消除與編碼器電路進(jìn)行處理。所述時(shí)域比較器中延遲單元延遲時(shí)間At與差分輸入電壓的關(guān)系是Δ t=N* Δ v*Gm*K, N為延遲單元個(gè)數(shù)，Gm為差分輸入電流增益，K為延遲單元增益,其中K= Λ T/ Λ I。由于制造エ藝的不確定性存在，這種不確定性導(dǎo)致在設(shè)計(jì)上完全相同的器件在制造時(shí)存在差異，因此ΜΡ1、ΜΡ2的柵極之間存在直流失調(diào)電壓Vtjffsett5直流失調(diào)電壓存在使延遲單元DN、DP的延遲時(shí)間不同，在輸入采樣信號(hào)Strobe之后，兩個(gè)延遲鏈上的脈沖的相位差代表直流失調(diào)電壓的大小，即直流失調(diào)電壓在時(shí)域內(nèi)以延遲鏈內(nèi)脈沖相位差的形式儲(chǔ)存下來(lái)。在En_Cal等于I期間，開(kāi)關(guān)SI閉合，開(kāi)關(guān)SO斷開(kāi)，所述PMOS管MPl、MP2柵極短路，即差分輸入電壓為0，MP1、MP2的柵極之間存在直流失調(diào)電壓Vtjffset，此時(shí)DP [7:1]、DN[7:1]數(shù)值為原始值0000000，Q1、Q2值為I，輸入采樣信號(hào)Strobe，延遲單元的存在使DP [7:1]、DN[7:1]數(shù)值從0000000到1111111循環(huán)變化。DP[7:1]、DN[7:1]分別通過(guò)鎖存編碼器0(1、002進(jìn)行編碼，附[2:0]、吧[2:0]從000到111變化，鎖存編碼器的輸出結(jié)果控制多路復(fù)用器MUX1、MUX2分別選擇不同相位延遲的脈沖通過(guò)輸出端MUX1_0、MUX2_0送給DFF1、DFF2時(shí)鐘輸入端。MUX_0輸出的脈沖信號(hào)作為時(shí)鐘信號(hào)對(duì)Strobe脈沖采樣得到Ql、Q2的數(shù)值。MUX_0輸出端輸出經(jīng)過(guò)一定相位延遲的脈沖信號(hào)，此時(shí)Q1、Q2的值為1，E1、E2信號(hào)為1，DP[7:1]、DN[7:1]數(shù)值增加I，鎖存編碼器繼續(xù)編碼，輸出編碼值NI [2:0]、N[2:0]增加1，MUX1、MUX2選擇一路相位延遲更大的脈沖輸出，送給DFF作為時(shí)鐘信號(hào)繼續(xù)對(duì)Strobe脈沖采樣，直到MUX1、MUX2選的輸出的脈沖信號(hào)相位與Strobe脈沖相同，此時(shí)Q1、Q2值為O，E1、E2值變?yōu)镺，鎖存編碼器停止編碼，對(duì)編碼值進(jìn)行鎖存。DP[7:1]、DN[7:1]數(shù)值繼續(xù)變化，直到變?yōu)?000000后停止變化，等待產(chǎn)生輸出結(jié)果的脈沖到來(lái)。此時(shí)鎖存編碼器的DC1、DC2的編碼值為NI、Ν2,ΔΤα = Δ N^V.^GJK，其中Λ Ta為相位差，符號(hào)不定，數(shù)值正代表相位超前，數(shù)值為負(fù)代表相位滯后。ΛΝ=Ν1_Ν2，為兩個(gè)鎖存編碼器編碼值之差。Λ Ta就是直流失調(diào)電壓時(shí)域內(nèi)相位差的表現(xiàn)形式，其數(shù)值變化代表了直流失調(diào)電壓的大小。在En_Cal等于O期間，開(kāi)關(guān)SO閉合，開(kāi)關(guān)SI斷開(kāi)，此時(shí)所述時(shí)域比較器工作在比較結(jié)果產(chǎn)生階段。所述PMOS管MP1、MP2的柵極分別與參考電壓Vkef、采樣電壓Vsample相連，此時(shí)MP1、MP2的柵極之間的電壓差值為Λ V=VP-VN= (VEEF-VSample)+Voffseto此時(shí)輸入用于產(chǎn)生比較結(jié)果的采樣信號(hào)Strobe，此時(shí)Λ Tr= Δ T- Δ T α , Δ T= Δ N* Δ V*Gm*K, D觸發(fā)器DFFU DFF2的根據(jù)Λ Tr的正負(fù)產(chǎn)生比較器比較結(jié)果，也就是根據(jù)多路復(fù)用器輸出MUX1_0，MUX2_0輸出脈沖的相位先后關(guān)系產(chǎn)生輸出結(jié)果。Λ Tr是經(jīng)過(guò)消除直流失調(diào)電壓影響的相位差，從而達(dá)到在時(shí)域消除直流失調(diào)電壓。結(jié)合時(shí)序關(guān)系，如圖3所示，輸入電壓VSample>VKEF，Λ Tr為正的情況下，說(shuō)明MUX1_
O輸出的脈沖信號(hào)相位滯后于MUX2_0輸出的脈沖信號(hào)相位，此時(shí)DFF2的Ql從I變?yōu)?，Ql信號(hào)對(duì)D觸發(fā)器DFF2置位為1，En_Cal為0，comp_out為I。輸入電壓VSample〈VKEF，Δ Tr 為負(fù)的情況下，說(shuō)明MUX2_0輸出的脈沖信號(hào)相位滯后于MUX1_0輸出的脈沖信號(hào)相位,此時(shí)DFF2的Ql從I變?yōu)?，Ql信號(hào)對(duì)D觸發(fā)器DFF2置位為1，En_Cal為0，comp_out為O。上述為比較器比較結(jié)果產(chǎn)生階段的工作過(guò)程，比較結(jié)果剔除了直流失調(diào)電壓對(duì)比較結(jié)果的影響，增大了比較器的比較精度。比較器在失調(diào)消除階段把直流失調(diào)電壓轉(zhuǎn)換為時(shí)域相位差的形式，在產(chǎn)生比較結(jié)果產(chǎn)生階段，把直流失調(diào)引起的相位差Λ Ta加入到總的相位差A(yù)T中，達(dá)到時(shí)域消除直流失調(diào)電壓的作用。在采樣編碼階段，比較器陣列輸出溫度碼，溫度碼經(jīng)過(guò)氣泡消除電路，氣泡消除電路將010、101誤碼進(jìn)行校正，得到正確的輸出溫度碼000、111，消除由于比較器采樣出現(xiàn)錯(cuò)誤致使ADC編碼失誤的情況。溫度碼經(jīng)過(guò)氣泡消除電路的校正送給編碼器。編碼器將溫度碼轉(zhuǎn)換為BCD碼輸出，編碼器采用全數(shù)字硬件語(yǔ)言編寫(xiě)。本發(fā)明提供的上述采用時(shí)域失調(diào)消除技術(shù)的FLASH ADC。直流失調(diào)電壓在時(shí)域得到消除，提高了 ADC的轉(zhuǎn)換精度，降低了直流失調(diào)電壓對(duì)ADC靜態(tài)特性的影響，同時(shí)節(jié)省了傳統(tǒng)失調(diào)消除技術(shù)所需電容占用的芯片面積。仿真結(jié)果表明，在采樣時(shí)鐘elk為2. 5MHz吋，此FLASH ADC在6位分辨率時(shí)，差分輸入范圍為O. 64v時(shí)，最小LSB可達(dá)IOmv。在采樣時(shí)鐘頻率降低時(shí)，可以減小LSB，提高ADC的精度。
權(quán)利要求
1.ー種ADC轉(zhuǎn)換器，包括電阻分壓網(wǎng)絡(luò)、時(shí)域比較器、氣泡消除電路與編碼器，其特征在于所述時(shí)域比較器的VN輸入端與采樣電壓Vsample相連，時(shí)域比較器的VP輸入端與參考電壓Vkef相連；時(shí)域比較器的Vbias輸入端與外部基準(zhǔn)電壓輸入信號(hào)Vbias相連；時(shí)域比較器的En_Cal輸入端與校準(zhǔn)使能En_Cal相連；時(shí)域比較器的comp_out輸出端與所述氣泡消除電路與編碼器的輸入端相連。
2.根據(jù)權(quán)利要求I所述的ー種ADC轉(zhuǎn)換器，其特征在干所述的時(shí)域比較器由19個(gè)PMOS管、4個(gè)NMOS管、2個(gè)與門(mén)、I個(gè)或非門(mén)、2個(gè)鎖存編碼器、2個(gè)多路復(fù)用器和14個(gè)延遲單元組成；時(shí)域比較器對(duì)采樣電壓V—、參考電壓Vkef和采樣信號(hào)Strobe、校準(zhǔn)使能EN_Cal進(jìn)行處理，產(chǎn)生I個(gè)輸出信號(hào)，從comp_out輸出端輸出。
3.根據(jù)權(quán)利要求2所述的ー種ADC轉(zhuǎn)換器，其特征在于所述19個(gè)PMOS管分別是MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10、MPlU MP12、MP13、MP14、MP15、MP16、MP17、MP18和MP19 ;所述4個(gè)NMOS管分別是麗I、麗2、麗3和MN4 ；2個(gè)與門(mén)分別是與門(mén)ANDl、與 門(mén)AND2 ；2個(gè)鎖存編碼器分別是鎖存編碼器DCl和鎖存編碼器DC2 ；2個(gè)多路復(fù)用器分別是多路復(fù)用器MUXl和多路復(fù)用器MUX2 ；14個(gè)延遲單元分別是DPI、DP2、DP3、DP4、DP5、DP6、DP7、DNl、DN2、DN3、DN4、DN5、DN6 和 DN7。
4.根據(jù)權(quán)利要求3所述的ー種ADC轉(zhuǎn)換器，其特征在于所述PMOS管MB源極和電源電壓VDD相連，PMOS管柵極與外部偏置電壓信號(hào)Vbias相連，PMOS管MB的漏極與PMOS管MPl、MP2的源極共點(diǎn)；所述PMOS管MPl、MP2柵極通過(guò)開(kāi)關(guān)SI相連，PMOS管MPl柵極與外部模擬輸入電壓Vkef相連，PMOS管MP2柵極通過(guò)開(kāi)關(guān)S2與外部模擬輸入電壓VN相連；PM0S管MPl的漏極與NMOS管MNl的漏極、MNl的柵極、MN4的柵極共點(diǎn)，PMOS管MP2的漏極與NMOS管麗2的漏極、麗2的柵極、麗3的柵極共點(diǎn)；NM0S管麗I、麗2、麗3和MN4的源極共點(diǎn)并與電源地VSS相連；MN3的漏極與MP3的漏極以及MP3、MP4、MP5、MP6、MP7、MP8、MP9和MPlO的柵極共點(diǎn)；MN4的漏極與MPll的漏極以及MP11、MP12、MP13、MP14、MP15、MP16、MP17和MP18的柵極共點(diǎn)。
5.根據(jù)權(quán)利要求4所述的ー種ADC轉(zhuǎn)換器，其特征在于所述PMOS管MP4、MP5、MP6、MP7、MP8、MP9和MPlO的漏極分別與延遲單元DPI、DP2、DP3、DP4、DP5、DP6和DP7的電源端相連，PMOS管MP12、MP13、MP14、MP15、MP16、MP17和MP18的漏極分別與延遲單元DNUDN2、DN3、DN4、DN5、DN6 和 DN7 的電源端相連；延遲單元 DP1、DP2、DP3、DP4、DP5、DP6 和 DP7首位相連構(gòu)成延遲鏈，DPl的輸入端與外部數(shù)字輸入信號(hào)Strobe相連,產(chǎn)生編碼輸出信號(hào)DP [7:1]并與鎖存編碼器DCl數(shù)據(jù)輸入端相連；延遲單元0附、0吧、0吧、0財(cái)、0陽(yáng)、0恥和0町首位相連構(gòu)成延遲鏈，DNl的輸入端與采樣信號(hào)Strobe相連，產(chǎn)生編碼輸出信號(hào)DN[7:1]并與鎖存編碼器DC2數(shù)據(jù)輸入端相連；延遲單元DP1、DP2、DP3、DP4、DP5、DP6和DP7的輸出端與多路復(fù)用器MUXl的信號(hào)輸入端相連，延遲單元DN1、DN2、DN3、DN4、DN5、DN6和DN7的輸出端與多路復(fù)用器MUX2的信號(hào)輸入端相連；鎖存編碼器DCl的輸出信號(hào)NI [2:0]與多路復(fù)用器MUXl的選擇端相連，鎖存編碼器DC2的輸出信號(hào)N2[2:0]與多路復(fù)用器MUX2的選擇端相連。
6.根據(jù)權(quán)利要求5所述的ー種ADC轉(zhuǎn)換器，其特征在于多路復(fù)用器MUXl的輸出信號(hào)MUX 1_0與D觸發(fā)器DFFl的數(shù)據(jù)輸入端D相連，多路復(fù)用器MUX2的輸出信號(hào)MUX2_0與D觸發(fā)器DFF2的數(shù)據(jù)輸入端D相連；D觸發(fā)器DFFl、DFF2的Clk輸入端與采樣信號(hào)Strobe相連；D觸發(fā)器DFF1、DFF2的輸出信號(hào)Q1、Q2分別與校準(zhǔn)使能信號(hào)EN_Cal通過(guò)與門(mén)AND1、AND2產(chǎn)生信 號(hào)E1、E2，井分別與鎖存編碼器DCl和鎖存編碼器DC2的使能控制輸入端相連；Q2信號(hào)與校準(zhǔn)使能信號(hào)EN_Cal通過(guò)或非門(mén)產(chǎn)生比較器的輸出結(jié)果并通過(guò)C0mp_0ut輸出端輸出。
全文摘要
本發(fā)明公開(kāi)了一種ADC轉(zhuǎn)換器，涉及并行模數(shù)轉(zhuǎn)換器技術(shù)領(lǐng)域，包括電阻分壓網(wǎng)絡(luò)、時(shí)域比較器、氣泡消除電路與編碼器，所述時(shí)域比較器的VN輸入端與外部的采樣電壓VSample相連，時(shí)域比較器的VP輸入端與參考電壓VREF相連；時(shí)域比較器的Vbias輸入端與外部基準(zhǔn)電壓輸入信號(hào)VBIAS相連；時(shí)域比較器的En_Cal輸入端與校準(zhǔn)使能En_Cal相連；時(shí)域比較器的comp_out輸出端與所述氣泡消除電路與編碼器的輸入端相連。本發(fā)明采用數(shù)字調(diào)節(jié)技術(shù)消除了時(shí)域比較器的直流失調(diào)電壓，從而改進(jìn)了直流失調(diào)電壓對(duì)FLASHADC精度的影響，也進(jìn)一步彌補(bǔ)了傳統(tǒng)直流失調(diào)調(diào)節(jié)技術(shù)的不足。
文檔編號(hào)H03M1/12GK102832939SQ20121034347
公開(kāi)日2012年12月19日 申請(qǐng)日期2012年9月17日 優(yōu)先權(quán)日2012年9月17日
發(fā)明者羅萍, 龔劍, 胡烽, 龔靖, 甄少偉, 賀雅娟 申請(qǐng)人:電子科技大學(xué)