專利名稱：用于捷變信號控制的數(shù)字?jǐn)?shù)據(jù)延遲方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)字?jǐn)?shù)據(jù)延遲方法，特別是涉及一種用于捷變信號控制的數(shù)字?jǐn)?shù)據(jù)延遲方法。
背景技術(shù)：
隨著雷達(dá)、通信、電子偵察與電子干擾、精確制導(dǎo)等武器裝備的測試發(fā)展需求，迫切需要進(jìn)行寬帶捷變頻信號發(fā)生及分析技術(shù)的研究工作，解決切換時(shí)間達(dá)百ns量級并具備模擬仿真功能的寬帶捷變頻信號產(chǎn)生及分析技術(shù)難題，由于信號產(chǎn)生以及傳輸過程中所需要的時(shí)間在幾百納秒以上。為此，只有精確設(shè)計(jì)好傳輸延遲時(shí)間以及相應(yīng)開關(guān)的相對動作時(shí)間，才有可能實(shí)現(xiàn)百ns量級的切換速度，這就需要對其相對時(shí)序進(jìn)行精確調(diào)整才能保 證，因此捷變信號數(shù)據(jù)高精度延遲控制問題必須得到解決。在研究過程中，一般整機(jī)提供的公共參考時(shí)鐘頻率較低，如何利用低頻時(shí)鐘實(shí)現(xiàn)高精度數(shù)字延時(shí)電路設(shè)計(jì)，是本技術(shù)的關(guān)鍵所在。目前采用低頻時(shí)鐘實(shí)現(xiàn)高精度數(shù)據(jù)延遲的方案主要由單片機(jī)、CPLD(ComplexProgrammable Logic Device,復(fù)雜可編程邏輯器件，EPM7128S型號)、延時(shí)電路等組成，以下利用IOOMHz時(shí)鐘實(shí)現(xiàn)ns級數(shù)據(jù)延遲為例進(jìn)行說明，其電路原理框圖如圖I所示。其中高精度可編程延時(shí)電路采用高速ECL (Emitter-Coupled Logic，射極耦合邏輯)電路完成小于IOns延時(shí)電路的功能，通過10位并行端口進(jìn)行數(shù)據(jù)的初始化，設(shè)置延遲時(shí)間，對于輸入脈沖就可以在O IOns范圍內(nèi)任意延遲輸出。由單片機(jī)、CPLD(EPM7128S)、延時(shí)電路組成的ns級數(shù)據(jù)延遲控制電路方案電路設(shè)計(jì)比較復(fù)雜，軟件調(diào)試工作量較大。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種用于捷變信號控制的數(shù)字?jǐn)?shù)據(jù)延遲方法，其解決捷變頻信號發(fā)生以及分析技術(shù)在研制過程中所急需解決的信號同步控制輸出的問題。本發(fā)明是通過下述技術(shù)方案來解決上述技術(shù)問題的一種用于捷變信號控制的數(shù)字?jǐn)?shù)據(jù)延遲方法，其特征在于，其包括以下步驟SI、根據(jù)數(shù)據(jù)延遲時(shí)間以及參考時(shí)鐘計(jì)算得出FPGA芯片內(nèi)部的移位寄存器存儲深度；根據(jù)數(shù)據(jù)延遲時(shí)間精度以及參考時(shí)鐘計(jì)算所需移相時(shí)鐘個(gè)數(shù)；S2、利用移位寄存器以及時(shí)鐘實(shí)現(xiàn)第一數(shù)據(jù)延遲；S3、利用FPGA芯片內(nèi)部的鎖相環(huán)產(chǎn)生相位不同的時(shí)鐘；S4、根據(jù)當(dāng)前延遲數(shù)據(jù)位所需延遲時(shí)間選擇時(shí)鐘；S5、利用選擇的時(shí)鐘實(shí)現(xiàn)第二數(shù)據(jù)延遲；S6、最終實(shí)現(xiàn)第一數(shù)據(jù)和第二數(shù)據(jù)之和的延遲。優(yōu)選地，所述移位寄存器為N位移位寄存器，移位寄存器存儲深度為N。優(yōu)選地，所述往移位寄存器中存儲一個(gè)數(shù)據(jù)，直到存儲完N個(gè)數(shù)據(jù)后，第N+1個(gè)時(shí)鐘到來的時(shí)候存儲第N+1個(gè)數(shù)據(jù)，同時(shí)第一個(gè)存儲的數(shù)據(jù)輸出，第N+2個(gè)時(shí)鐘到來存儲第N+2個(gè)數(shù)據(jù)，同時(shí)第二個(gè)存儲的數(shù)據(jù)輸出，依此類推。本發(fā)明的積極進(jìn)步效果在于本發(fā)明利用低頻時(shí)鐘以及FPGA內(nèi)部集成模塊實(shí)現(xiàn)高精度數(shù)據(jù)延遲，以滿足捷變信號同步輸出控制要求。該數(shù)據(jù)延遲方法具有需求時(shí)鐘低、精度高、體積小、易調(diào)試等特點(diǎn)。本發(fā)明主要用于捷變信號控制的數(shù)據(jù)延遲。


圖I為現(xiàn)有IOOMHz時(shí)鐘實(shí)現(xiàn)ns級數(shù)據(jù)延遲的原理框圖。圖2為本發(fā)明用于捷變信號控制的數(shù)字?jǐn)?shù)據(jù)延遲方法的流程圖。圖3為本發(fā)明移位寄存器的原理框圖。 圖4為本發(fā)明鎖相環(huán)的原理框圖。
具體實(shí)施例方式下面結(jié)合附圖給出本發(fā)明較佳實(shí)施例，以詳細(xì)說明本發(fā)明的技術(shù)方案。如圖2所示，本發(fā)明主要利用低頻時(shí)鐘(aMHz)(低頻時(shí)鐘與參考時(shí)鐘、時(shí)鐘CLK是一樣的)、FPGA(Field-Programmable Gate Array,現(xiàn)場可編程門陣列)芯片內(nèi)部的移位寄存器和鎖相環(huán)來實(shí)現(xiàn)數(shù)據(jù)的高精度(bns)延遲控制。本發(fā)明用于捷變信號控制的數(shù)字?jǐn)?shù)據(jù)延遲方法包括以下步驟SI、根據(jù)數(shù)據(jù)延遲時(shí)間以及參考時(shí)鐘計(jì)算得出FPGA芯片內(nèi)部的移位寄存器存儲深度N ;根據(jù)數(shù)據(jù)延遲時(shí)間精度以及參考時(shí)鐘計(jì)算所需移相時(shí)鐘個(gè)數(shù)m ;N和m為自然數(shù)。S2、利用N位移位寄存器以及時(shí)鐘CLK實(shí)現(xiàn)(1000/a)ns數(shù)據(jù)(第一數(shù)據(jù))延遲；S3、利用FPGA芯片內(nèi)部的鎖相環(huán)產(chǎn)生m個(gè)相位不同的時(shí)鐘；S4、根據(jù)當(dāng)前延遲數(shù)據(jù)位所需延遲時(shí)間選擇時(shí)鐘CLKk ；S5、利用選擇的時(shí)鐘CLKk實(shí)現(xiàn)K(1000/ma)ns數(shù)據(jù)(第二數(shù)據(jù))延遲；S6、最終實(shí)現(xiàn) DelayTime = (1000/a)ns+k(1000/ma)ns 的數(shù)據(jù)(總數(shù)據(jù)，即第一數(shù)據(jù)和第二數(shù)據(jù)之和)延遲。本發(fā)明利用移位寄存器可以實(shí)現(xiàn)(1000/a)ns的延時(shí)控制；然后用鎖相環(huán)來實(shí)現(xiàn)(1000/ma)ns延時(shí)控制，即延時(shí)步進(jìn)時(shí)間為(1000/a)ns+k(1000/ma)ns。如圖3所示，設(shè)置移位寄存器存儲深度為N。每來一個(gè)時(shí)鐘，往移位寄存器中存儲一個(gè)數(shù)據(jù)，直到存儲完N個(gè)數(shù)據(jù)后，第N+1個(gè)時(shí)鐘到來的時(shí)候存儲第N+1個(gè)數(shù)據(jù)，同時(shí)第一個(gè)存儲的數(shù)據(jù)輸出，第N+2個(gè)時(shí)鐘到來存儲第N+2個(gè)數(shù)據(jù)，同時(shí)第二個(gè)存儲的數(shù)據(jù)輸出，依此類推。因此，利用移位寄存器可以實(shí)現(xiàn)(1000N/a)ns的數(shù)據(jù)延遲。例如在FPGA中設(shè)計(jì)一個(gè)存儲深度為10的移位寄存器，時(shí)鐘為IOOMHz，則送入FPGA中的數(shù)據(jù)經(jīng)過IOX (1/lOOMHz) = IOOns后輸出。利用IOOMHz時(shí)鐘以及存儲深度為10的移位寄存器實(shí)現(xiàn)了 DelayTime = IOX (l/100MHz) = IOOns的數(shù)據(jù)延遲。因此，利用移位寄存器和aVz時(shí)鐘，即可以 DelayTime = NX (1/aMHz) = (1000N/a)ns 的數(shù)據(jù)延遲。本發(fā)明中k(1000/ma)ns的延時(shí)控制主要通過鎖相環(huán)來實(shí)現(xiàn)。這一實(shí)現(xiàn)方法主要
是利用鎖相環(huán)產(chǎn)生m個(gè)aMHz的相位不同的控制時(shí)鐘CLKO-----CLKm-I。其中利用CLKO作
為移位寄存器的控制時(shí)鐘，CLKl-CLK m-Ι作為D觸發(fā)器時(shí)鐘來控制數(shù)據(jù)分別(1000/ma)ns-(m-l) (1000/ma) ns后輸出，具體如圖4所示。下面以IOOMHz時(shí)鐘，在FPGA內(nèi)部設(shè)計(jì)鎖相環(huán)產(chǎn)生5個(gè)CLK為例進(jìn)行說明。接下來，利用IOOMHz時(shí)鐘以及利用鎖相環(huán)產(chǎn)生的CLK1-CLK5實(shí)現(xiàn)延時(shí)52ns、4ns、76ns為例進(jìn)行設(shè)計(jì)仿真。以ini為基準(zhǔn)，設(shè)計(jì)in2_in4相對于ini輸出延時(shí)分別為52ns、4ns、76ns。out2、out3、out4相對于outl而言分別延時(shí)輸出51. 85ns、3. 6ns、75. 6ns,與我們預(yù)期設(shè)計(jì)的延遲時(shí)間52ns、4ns、76ns相比誤差為O. 15ns、0. 4ns、0. 4ns，在誤差允許范圍之內(nèi)。因此利用本發(fā)明可以利用較低頻率的時(shí)鐘實(shí)現(xiàn)高精度數(shù)據(jù)延遲控制從而解決捷變頻信號發(fā)生器在研制過程中信號同步控制輸出的問題。 本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改型和改變。因此，本發(fā)明覆蓋了落入所附的權(quán)利要求書及其等同物的范圍內(nèi)的各種改型和改變。
權(quán)利要求
1.一種用于捷變信號控制的數(shù)字?jǐn)?shù)據(jù)延遲方法，其特征在于，所述數(shù)字?jǐn)?shù)據(jù)延遲方法，其包括以下步驟 S1、根據(jù)數(shù)據(jù)延遲時(shí)間以及參考時(shí)鐘計(jì)算得出FPGA芯片內(nèi)部的移位寄存器存儲深度；根據(jù)數(shù)據(jù)延遲時(shí)間精度以及參考時(shí)鐘計(jì)算所需移相時(shí)鐘個(gè)數(shù)； S2、利用移位寄存器以及時(shí)鐘實(shí)現(xiàn)第一數(shù)據(jù)延遲； S3、利用FPGA芯片內(nèi)部的鎖相環(huán)產(chǎn)生相位不同的時(shí)鐘； S4、根據(jù)當(dāng)前延遲數(shù)據(jù)位所需延遲時(shí)間選擇時(shí)鐘； S5、利用選擇的時(shí)鐘實(shí)現(xiàn)第二數(shù)據(jù)延遲； S6、最終實(shí)現(xiàn)第一數(shù)據(jù)和第二數(shù)據(jù)之和的延遲。
2.根據(jù)權(quán)利要求I所述的用于捷變信號控制的數(shù)字?jǐn)?shù)據(jù)延遲方法，其特征在于，所述移位寄存器為N位移位寄存器，移位寄存器存儲深度為N。
3.根據(jù)權(quán)利要求2所述的用于捷變信號控制的數(shù)字?jǐn)?shù)據(jù)延遲方法，其特征在于，所述往移位寄存器中存儲一個(gè)數(shù)據(jù)，直到存儲完N個(gè)數(shù)據(jù)后，第N+1個(gè)時(shí)鐘到來的時(shí)候存儲第N+1個(gè)數(shù)據(jù)，同時(shí)第一個(gè)存儲的數(shù)據(jù)輸出，第N+2個(gè)時(shí)鐘到來存儲第N+2個(gè)數(shù)據(jù)，同時(shí)第二個(gè)存儲的數(shù)據(jù)輸出，依此類推。
全文摘要
本發(fā)明公開了一種用于捷變信號控制的數(shù)字?jǐn)?shù)據(jù)延遲方法，其包括以下步驟S1、根據(jù)數(shù)據(jù)延遲時(shí)間以及參考時(shí)鐘計(jì)算得出FPGA芯片內(nèi)部的移位寄存器存儲深度；根據(jù)數(shù)據(jù)延遲時(shí)間精度以及參考時(shí)鐘計(jì)算所需移相時(shí)鐘個(gè)數(shù)；S2、利用移位寄存器以及時(shí)鐘實(shí)現(xiàn)第一數(shù)據(jù)延遲；S3、利用FPGA芯片內(nèi)部的鎖相環(huán)產(chǎn)生相位不同的時(shí)鐘；S4、根據(jù)當(dāng)前延遲數(shù)據(jù)位所需延遲時(shí)間選擇時(shí)鐘；S5、利用選擇的時(shí)鐘實(shí)現(xiàn)第二數(shù)據(jù)延遲；S6、最終實(shí)現(xiàn)第一數(shù)據(jù)和第二數(shù)據(jù)之和的延遲。本發(fā)明解決捷變頻信號發(fā)生以及分析技術(shù)在研制過程中所急需解決的信號同步控制輸出的問題。
文檔編號H03L7/08GK102843127SQ201210282839
公開日2012年12月26日 申請日期2012年8月10日 優(yōu)先權(quán)日2012年8月10日
發(fā)明者時(shí)慧, 樊曉騰, 劉亮, 左永峰, 李增紅, 王鵬, 趙立新, 劉盛, 周俊杰 申請人:中國電子科技集團(tuán)公司第四十一研究所