專利名稱：A/d轉(zhuǎn)換器的制作方法
A/D轉(zhuǎn)換器技術(shù)領(lǐng)域
本文討論的實施例涉及Δ-Σ型(delta-sigma type)A/D轉(zhuǎn)換器(模擬/數(shù)字轉(zhuǎn)換器)。
背景技術(shù)：
Δ-Σ型模擬/數(shù)字轉(zhuǎn)換器(Λ-ΣΑ/D轉(zhuǎn)換器)是基于過采樣技術(shù)的A/D轉(zhuǎn)換器，并用于使相對較低速度的信號(如音頻信號和傳感器信號)數(shù)字化。Λ - Σ A/TD轉(zhuǎn)換器具有優(yōu)良的單調(diào)增加特性，并能夠通過比較簡單的電路獲得高分辨率(如16位(bit))。 Δ- Σ A/D轉(zhuǎn)換器例如被用作合并在微控制器單元(MCU)中的A/D轉(zhuǎn)換器。
Λ-ΣΑ/D轉(zhuǎn)換器包括Λ-Σ調(diào)制器，其執(zhí)行輸入模擬信號的Λ-Σ調(diào)制；以及抽取濾波器(decimation filter),其從經(jīng)過Δ - Σ調(diào)制的信號生成A/D轉(zhuǎn)換結(jié)果。圖6是圖示包括I位Λ-Σ調(diào)制器的Λ - Σ A/D轉(zhuǎn)換器的配置示例的視圖。在圖6中，參考字符 MOD表示Λ-Σ調(diào)制器，參考字符FLT表示抽取濾波器。Λ-Σ調(diào)制器MOD以幾十至幾百倍于輸入模擬信號Vin的信號頻率的頻率(過采樣頻率)對輸入模擬信號Vin進行Λ-Σ調(diào)制，并輸出I位Λ-Σ調(diào)制信號Dl。I位Λ-Σ調(diào)制信號Dl是脈沖密度調(diào)制信號。當(dāng)輸入模擬信號Vin大時，脈沖密度調(diào)制信號中包括的位“I”的數(shù)目增加，當(dāng)輸入模擬信號小時，脈沖密度調(diào)制信號中包括的位“O”的數(shù)目增加。抽取濾波器FLT從由Λ-Σ調(diào)制器MOD 生成的I位Δ-Σ調(diào)制信號Dl提取信號帶分量(signal band component),并將所提取的信號帶分量擴大到希望的位寬。另外，抽取濾波器FLT以低數(shù)據(jù)率對擴大后的信號帶分量進行下采樣，并輸出下采樣的結(jié)果作為A/D轉(zhuǎn)換結(jié)果。A/D轉(zhuǎn)換結(jié)果作為與輸入模擬信號 Vin的大小相對應(yīng)的數(shù)字代碼而被輸出。在圖6所示的示例中，16位數(shù)字輸出D2作為A/D 轉(zhuǎn)換器的A/D轉(zhuǎn)換結(jié)果而被輸出。
圖7是圖示用于實現(xiàn)設(shè)置在Λ-ΣΑ/D轉(zhuǎn)換器中的Λ-Σ調(diào)制器的信號路徑的示例的視圖(參見非專利文獻3:圖1，以及非專利文獻4:圖1)。在Λ-Σ調(diào)制器中，輸出代碼的位寬、噪聲傳遞函數(shù)(noise transfer function)的階(order)、信號路徑的結(jié)構(gòu)等存在各種變化，但是，此處，用于實現(xiàn)I位二階Λ-Σ調(diào)制器的信號路徑作為一個示例而被圖不。在圖7中，參考字符AD1、AD2、AD3以及AD4的每一個表不將兩個輸入信號相加并輸出相加結(jié)果的加法器。在圖7中，附接有(減號)的加法器意味在使一輸入的符號反轉(zhuǎn)之后將該輸入相加的加法器。另外，參考字符DL1、DL2、DL3以及DL4的每一個表示將輸入信號延遲一個周期并輸出延遲信號的延遲裝置。參考字符AMl表示將輸入信號加倍并輸出加倍信號的放大器，參考字符Ql表示使輸入信號量化的量化器。在許多情況下，Λ-Σ調(diào)制器由開關(guān)式電容電路等配置而成，并且在離散的時間執(zhí)行算術(shù)運算，因此，此處，通過使用延遲裝置來圖示周期之間的時間關(guān)系。
在圖7中，加法器ADl從輸入模擬信號U中減去輸出Δ - Σ調(diào)制信號V,并且將相減結(jié)果作為信號S3輸出。加法器AD2將信號S3與加法器AD2自身的輸出(該輸出被延遲裝置DLl延遲了一個周期)相加，并且加法器AD2將相加結(jié)果作為信號S4輸出。S卩，加法器AD2和延遲裝置DLl的這一對裝置充當(dāng)隨著時間對信號S3進行積分的積分器。加法器 AD3從作為加法器AD2的輸出(該輸出被延遲裝置DL2延遲了一個周期)的信號SI中減去從放大器AMl輸出的信號S7(加倍的輸出Δ - Σ調(diào)制信號V),并且加法器AD3將相減結(jié)果作為信號S5輸出。加法器AD4將信號S5與加法器AD4自身的輸出(該輸出被延遲裝置 DL3延遲了一個周期)相加，并且加法器AD4將相加結(jié)果作為信號S6輸出。S卩，加法器AD4 和延遲裝置DL3的這一對裝置充當(dāng)隨時間對信號S5進行積分的積分器。量化器Ql對作為加法器AD4的輸出(該輸出被延遲裝置DL4延遲了一個周期)的信號S2進行量化，并且量化器Ql輸出“I”或“-1”的輸出Δ-Σ調(diào)制信號V。在輸入信號S2 > O的情況下,量化器 Ql輸出“I”，在輸入信號S2 < O的情況下,輸出“-1”。S卩,輸出八-[調(diào)制信號￥(其為量化器Ql的輸出)是二進制(I位)信號。
在具有圖7所示信號路徑的Λ- Σ調(diào)制器中，輸出Λ-Σ調(diào)制信號V以復(fù)制方式通過加法器ADl和AD3而被負反饋。由于這個原因，當(dāng)信號S2增大時，輸出Λ-Σ調(diào)制信號V變?yōu)椤?I ”，使得信號S7變?yōu)椤?”。從而，加法器AD3工作以減小信號S5和S6，使得信號S2得以減小。另外，當(dāng)信號SI增大時，加法器AD3工作以增大信號S5、S6以及S2，使得輸出Λ-Σ調(diào)制信號V變?yōu)椤癐”。當(dāng)輸出Λ-Σ調(diào)制信號V變?yōu)椤啊?I”時，加法器ADl工作以減小信號S3，加法器AD3也工作以減小信號S5。結(jié)果是，信號SI和S2得以減小。眾所周知，利用這種負反饋，在輸入模擬信號U不過量的區(qū)域，在圖7所示的信號路徑中不會出現(xiàn)發(fā)散。例如，通過使用具有如圖7所示信號路徑的算術(shù)運算電路，能夠?qū)崿F(xiàn)圖6所示的 Δ- Σ調(diào) 制器MOD。
圖8是通過使用z運算符(operator)來圖示圖7所示的I位二階Δ - Σ調(diào)制器的信號路徑的視圖。在圖8中，參考字符ADl和AD2分別表示加法器，參考字符INTl和INT2 分別表不積分器。參考字符AMl表不將輸入信號放大至兩倍的放大器,而參考字符Ql表不將輸入信號量化的量化器。參考字符Ul表不由加法器ADl和積分器INTl配置而成的算術(shù)運算塊。如圖8所示，由圖7中的加法器AD2和延遲裝置DLl和DL2配置而成的算術(shù)運算單元能夠表示為積分器INTl，并且由圖7中的加法器AD4和延遲裝置DL3和DL4配置而成的算術(shù)運算單元能夠表示為積分器INT2。另外，量化器Ql通過確定輸入信號的大小使輸入信號二值化(binarize)，但是由量化器Ql執(zhí)行的該算術(shù)運算可以通過將量化噪聲加到輸入信號上而建模。因此，在圖8中，量化器Ql被圖示為一個塊，其輸出通過將量化噪聲E加到信號S2上而形成的信號。
當(dāng)通過使用圖8所示的z運算符來表示和布置圖7所示的信號路徑時，從量化噪聲E到輸出V的噪聲傳遞函數(shù)NTF(Z)以及從輸入U到輸出V的信號傳遞函數(shù)STF(Z)表示如下。
NTF(z) = (1-z-1)2
STF(z) = z
這些表達式表明輸入U原樣地出現(xiàn)在輸出V中，并且量化噪聲E擴散到高頻率范圍中并輸出。在該A-SAzD轉(zhuǎn)換器中，抽取濾波器被設(shè)置在如上所述的Λ-Σ調(diào)制器的后續(xù)級中，從而通過消除擴散到高頻范圍中的量化噪聲來獲得A/D轉(zhuǎn)換結(jié)果。
接下來，將描述在半導(dǎo)體集成電路上形成用于實現(xiàn)上述Λ-Σ調(diào)制器的信號路徑的電路配置。圖9A和圖9B的每一個是圖示具有單端結(jié)構(gòu)的算術(shù)運算(相加和積分)電路的示例的視圖(參見專利文獻1:圖1，專利文獻3 :圖3和圖6，專利文獻4 :圖6)。在圖9B 中圖示實現(xiàn)圖9A所示的算術(shù)運算塊的功能的電路配置的示例。S卩，如圖9A所示，圖9B所示的算術(shù)運算電路實現(xiàn)了由將輸入信號(輸入電壓)Vl和V2相加的加法器ADD和對來自加法器ADD的相加結(jié)果進行積分并輸出積分結(jié)果作為輸出信號(輸出電壓)Vout的積分器 INT配置而成的算術(shù)運算塊。
在圖9B中，參考字符Cl和C2分別表示采樣電容器，參考字符C3表示積分電容器。參考字符OPA表示運算放大器。參考字符SWl、Sff2, Sff3, Sff4, SW5以及SW6分別表示開關(guān)。開關(guān)SW1、SW3以及SW5的每一個的導(dǎo)通/非導(dǎo)通(通/斷)由信號Φ I來控制。開關(guān)SW2、SW4以及SW6的每一個的導(dǎo)通/非導(dǎo)通(通/斷)由信號Φ2來控制。電容器Cl、 C2以及C3假設(shè)為分別具有電容值Cl、C2以及C3。在電容器Cl和C2中，左側(cè)節(jié)點(開關(guān) Sffl和SW3側(cè)的電極)被稱為底板，右側(cè)節(jié)點(開關(guān)SW6側(cè)的電極)被稱為頂板。
在圖9B所示的電路中，基于時鐘信號等來控制信號Φ1和Φ2，通過交替接通開關(guān) SffUSW3和SW5的組或者開關(guān)SW2、SW4和SW6的組來執(zhí)行輸入信號Vl和V2的相加以及相加結(jié)果的積分。首先，當(dāng)開關(guān)SW1、SW3以及SW5被信號Φ I接通時，并且當(dāng)開關(guān)SW2、SW4以及SW6 被信號Φ 2斷開時，電壓Vl被施加到電容器Cl的底板，電壓V2被施加到電容器C2的底板。電容器Cl和C2的頂板連接至O (V)。此時分別儲存在電容器Cl和C2中的電荷Ql和 Q2表示如下。
Ql = -Cl · Vl
Q2 = -C2 · V2
從而，分別由電容器Cl和C2對與輸入電壓Vl和V2對應(yīng)的電荷進行采樣。另外， 當(dāng)此時輸出電壓Vout的電壓值假設(shè)為Voutl時，儲存在電容器C3中的電荷Q3表示如下。
Q3 = -C3 · Voutl
接下來，當(dāng)開關(guān)SW1、SW3以及SW5被信號Φ I斷開時，并且當(dāng)開關(guān)SW2、SW4以及 SW6被信號Φ 2接通時，電容器Cl和C2的底板連接至O (V)，電容器Cl和C2的頂板連接至運算放大器OPA的負側(cè)輸入端子。結(jié)果是，該電路工作，使得儲存在電容器Cl和C2中的電荷通過運算放大器OPA的操作被傳遞到電容器C3，從而輸出電壓Vout的電壓值從Voutl改變?yōu)閂out2。此時，如下建立了電荷守恒定律。
-C3 · Vout2 = Q1+Q2+Q3
因此，電壓值Vout2表示如下。
Vout2 = Voutl+(C1/C3)Vl+(C2/C3)V2
S卩，通過一系列的操作，通過將(C1/C3)V1和(C2/C3)V2與Voutl相加獲得的電壓作為輸出電壓Vout而被輸出。之后，以開關(guān)SW1、SW3和SW5被信號Φ1接通并且開關(guān)SW2、 SW4和SW6被信號Φ 2斷開的方式來重復(fù)執(zhí)行上述操作。從而,實現(xiàn)了將輸入信號Vl和V2 相加并且對相加結(jié)果進行積分的算術(shù)運算。
如下由z運算符來表示上述操作。
Vout(z) = [ (C1/C3) Vl (z)+ (C2/C3)V2 (Z)]/(z-Ι)
在圖9B所示的算術(shù)運算電路中，以輸入信號(輸入電壓)Vl被伸縮(C1/C3)倍以及輸入信號(輸入電壓)V2被伸縮(C2/C3)倍的方式來執(zhí)行算術(shù)運算。按照防止電路中信號飽和、便于信號路徑的設(shè)計等目的來適當(dāng)改變(C1/C3)和(C2/C3)這些比率。
圖10是圖示運算放大器的輸入部分的電路配置的視圖(參見非專利文獻5 :圖 2)。在圖10中，參考字符M1、M2以及M3分別表示N型MOS晶體管。MOS晶體管Ml具有對 MOS晶體管M2和M3進行偏置的作用。MOS晶體管M2和M3形成源極彼此連接的一對晶體管。MOS晶體管M2的柵極對應(yīng)于運算放大器的正側(cè)輸入節(jié)點(正側(cè)輸入端子)頂，MOS晶體管M3的柵極對應(yīng)于運算放大器的負側(cè)輸入節(jié)點(負側(cè)輸入端子)IP。
當(dāng)MOS晶體管M2和M3的每一個的柵極-源極電壓大于通過將大約O. 2 (V)的過驅(qū)動電壓Vov與晶體管的閾值電壓Vth相加獲得的電壓時，圖10所示的差分對正常工作。 例如，當(dāng)晶體管的閾值電壓Vth假設(shè)為O. 6 (V)時，MOS晶體管M2和M3的每一個可以被偏置為使柵極-源極電壓變?yōu)镺. 8 (V) ( = 0.2 (V)+0.6 (V))或更大。為了使該電路能夠正常工作，MOS晶體管Ml的漏極-源極電壓可以被設(shè)定為例如O. 2 (V)或更大。
因為要使這些MOS晶體管的每一個正常工作存在一些限制，所以1.0(V)(= O. 2 (V)+0.8 (V))或更大的電位可以施加到輸入端子IM和IP的每一個，以使運算放大器能夠正常工作。例如，當(dāng)電源電壓為3. O(V)時，運算放大器不會如預(yù)期那樣工作，除非輸入端子IM和IP的每一個的電位處于l.O(V)至3. O(V)的范圍內(nèi)。這樣，除非在一定程度上輸入端子IM和IP的每 一個的電位被實際設(shè)定處于高電位，否則運算放大器不工作。由于這個原因，即使在包含于Λ - Σ A/D轉(zhuǎn)換器中的運算放大器中，施加到運算放大器的輸入端子的電壓也可以處于合適范圍內(nèi)。該運算放大器的輸入端子的電壓范圍(該電壓范圍適用于運算放大器的正常工作)被稱為共模輸入電壓范圍。
圖9B所示的算術(shù)運算電路具有單端結(jié)構(gòu)。然而，在實際的半導(dǎo)體集成電路中， 在許多情況下，算術(shù)運算電路形成為差分結(jié)構(gòu)，因為與單端結(jié)構(gòu)相比差分結(jié)構(gòu)能夠用于具有大幅度的信號且?guī)缀醪皇芄材Ｔ肼暤挠绊懙膬?yōu)點。在下文中，將描述具有差分結(jié)構(gòu)且在 Λ-ΣΑ/D轉(zhuǎn)換器中使用的算術(shù)運算電路的示例。
圖11是圖示具有差分結(jié)構(gòu)的開關(guān)式電容積分器的電路配置的示例的視圖(參見專利文獻2 :圖7，專利文獻6 :圖7)。在圖11中，參考字符ClP和ClM分別表示采樣電容器， 參考字符C2P和C2M分別表示積分電容器。參考字符OPA表示全差分運算放大器。參考字符 SW1、SW2、Sff3, Sff4, Sff5, Sff6, SW7 以及 SW8 分別表示開關(guān)。開關(guān) SW1、SW2、SW5 以及 SW6 的每一個的導(dǎo)通/非導(dǎo)通(通/斷)由信號Φ I來控制。開關(guān)SW3、SW4、SW7以及SW8的每一個的導(dǎo)通/非導(dǎo)通(通/斷)由信號Φ 2來控制。參考字符VIP表示正側(cè)輸入節(jié)點，參考字符VM表示負側(cè)輸入節(jié)點。參考字符VOP表示正側(cè)輸出節(jié)點，參考字符VOM表示負側(cè)輸出節(jié)點。要注意，在下文中，同樣通過使用與給予節(jié)點的參考字符相同的參考字符來適當(dāng)表示向每一個節(jié)點輸入的或者從每一個節(jié)點輸出的信號的名稱以及每一個節(jié)點的電壓值。 參考字符SG表示輸出差分輸入信號(VIP-VIM)的信號源。信號源SG被設(shè)置在半導(dǎo)體集成電路(IC)的外部，在所述半導(dǎo)體集成電路中形成有具有差分結(jié)構(gòu)的開關(guān)式電容積分器。
圖11所示的算術(shù)運算電路(開關(guān)式電容積分器)具有對從信號源SG供應(yīng)的差分輸入信號(VIP-VIM)進行積分并輸出積分結(jié)果作為差分輸出信號(VOP-VOM)的功能。在圖 11所示的算術(shù)運算電路中，運算放大器OPA通過參考共模電位VCM執(zhí)行共模反饋，使得輸出信號VOP和VOM的公共電位變?yōu)閂CM，即，表示為(V0P+V0M)/2 = VCM。要注意，在圖11中， 共模電位VCM假設(shè)為電源電壓VDD與地電壓VSS (O (V))之間的中間電位。參考字符VICM表不輸入信號VIP與VIM之間的中間電位，即，輸入信號的共模電位。電容器ClP和ClM的電容值被設(shè)定為相同的電容值Cl，電容器C2P和C2M的電容值被設(shè)定為相同的電容值C2。
在圖11所示的算術(shù)運算電路中，首先，當(dāng)開關(guān)SW1、Sff2, SW5以及SW6被信號Φ I 接通時，并且當(dāng)開關(guān)SW3、SW4、SW7以及SW8被信號Φ 2斷開時，電壓VIP和VM被分別施加到電容器ClP和ClM的底板。電容器ClP和ClM的頂板連接至共模電位VCM。此時分別儲存在電容器ClP和ClM中的電荷QlP和QlM表示如下。
QlP = (VCM-VIP)Cl
QlM= (VCM-VIM)Cl
由電容器ClP對與共模電位VCM和輸入電壓VIP之間的差相對應(yīng)的電荷進行采樣。由電容器ClM對與共模電位VCM和輸入電壓VM之間的差相對應(yīng)的電荷進行采樣。另外，此時，當(dāng)假設(shè)輸出信號VOP的電壓值為VOPl并且輸出信號VOM的電壓值為VOMl時，儲存在電容器C2P和C2M中的電荷的總和表示如下。
(VOPl-VCM)C2+(VCM-VOMl)C2 = (V0P1-V0M1)C2
接下來，當(dāng)開關(guān)SWl、Sff2, SW5以及SW6被信號Φ I斷開時，并且當(dāng)開關(guān)SW3、Sff4, SW7以及SW8被信號Φ 2接通時，電容器ClP和ClM的底板連接至共模電位VCM。電容器 ClP的頂板連接至運算放大器OPA的負側(cè)輸出端子，電容器ClM的頂板連接至運算放大器 OPA的正側(cè)輸入端子。結(jié)果是，通過運算放大器OPA的運算，輸出信號VOP的電壓值改變?yōu)?V0P2，輸出信號VOM的電壓值改變?yōu)閂0M2。此時，當(dāng)先前狀態(tài)下 的電荷假設(shè)被保留時，建立了下列表達式。
(V0P2-V0M2)C2 = (V0P1-V0M1)C2+Q1P-Q1M
因此，建立了下列表達式。
(V0P2-V0M2) = (V0P1-V0M1)+(VIP-VIM)C1/C2
即，表不為(V0P2-V0M2)的差分輸出電壓變成一個先前運算的差分輸出電壓(該電壓表示為(V0P1-V0M1))與差分輸入電壓和電容比的乘積(該乘積表示為(VIP-VM) (Cl/ C2))的總和。這對應(yīng)于一個積分運算。
此處，半導(dǎo)體集成電路中的差分信號的共模電位VCM是根據(jù)半導(dǎo)體集成電路的電源電壓確定的電位。輸入信號的共模電位VICM是根據(jù)半導(dǎo)體集成電路外部的信號源SG確定的電位。因此，共模電位VCM和共模電位VICM彼此沒有直接關(guān)系。通常，在差分輸入A/ D轉(zhuǎn)換器中設(shè)置了用于輸入差分輸入信號(VIP和VIM)的兩個輸入端子，而未設(shè)置用于輸入輸入信號的共模電位VICM的輸入端子。優(yōu)選的是，無論共模電位VCM與輸入信號的共模電位VCM之間的關(guān)系如何，都由該電路正常執(zhí)行差分信號的算術(shù)運算。
然而，在圖11所示的算術(shù)運算電路中，當(dāng)共模電位VCM和輸入信號的共模電位 VICM彼此顯著不同時，出現(xiàn)了節(jié)點VA的電位從運算放大器OPA的適當(dāng)輸入電壓范圍偏離的問題，從而妨礙積分器的操作。這是因為，節(jié)點VA的電位是由電容器ClP和ClM中在Φ1 時期期間采樣的電荷以及由這些開關(guān)在Φ2時期期間的操作配置而成的電容分壓電路而確定的。要注意，Φ I時期是由信號Φ I控制的開關(guān)被接通的時期，即，開關(guān)SW1、Sff2, SW5 以及SW6被接通并且開關(guān)SW3、Sff4, SW7以及SW8被斷開的時期。另外，Φ 2時期是由信號 Φ 2控制的開關(guān)被接通的時期，S卩，開關(guān)SW1、Sff2, SW5以及SW6被斷開并且開關(guān)SW3、Sff4, SW7以及SW8被接通的時期。
在圖11所示的算術(shù)運算電路中，在Φ I時期中由電容器ClP和ClM采樣的電荷量在Φ 2時期中被原樣保持，因此建立了下列表達式。
(VCM-VIP) Cl+(VCM-VIM) Cl = 2 (VA-VCM) Cl
用VA對上述表達式重新整理，以至得出了下列表達式。
VA = 2VCM- (VIP+VIM) /2 = 2VCM-VICM
即，運算放大器OPA的輸入節(jié)點VA的電位收斂到通過從2VCM中減去VICM而獲得的電位。例如，當(dāng)共模電位VCM為1. 5 (V)時，并且當(dāng)輸入信號的共模電位VICM為2. 5 (V) 時，運算放大器OPA的輸入節(jié)點VA的電位收斂到O. 5 (V)。然而，如上所述，運算放大器OPA 的共模輸入電壓的范圍存在限制。例如，當(dāng)運算放大器的輸入節(jié)點IM和IP的電位在圖10 所示的電路中為0.5(V)時，差分對被切斷(cut off)，以至于不能執(zhí)行希望的操作。當(dāng)圖 11所示的算術(shù)運算電路的運算放大器OPA的電路配置假設(shè)與圖10所示的電路配置相同時， 輸入信號的共模電位VICM被設(shè)定處于O (V) < VICM <2. O(V)的電壓范圍，以便使運算放大器OPA能夠正常工作。
該限制的存在變成了一個問題，尤其當(dāng)通過使用差分輸入A/D轉(zhuǎn)換器來對單端信號進行A/D轉(zhuǎn)換時。例如，當(dāng)通過差分輸入A/D轉(zhuǎn)換器對單端信號進行A/D轉(zhuǎn)換時，兩個輸入端子的一側(cè)被設(shè)定為固定電位。然而，在使用圖11所示的算術(shù)運算電路的A/D轉(zhuǎn)換器中， 例如，在負側(cè)輸入端子VM被設(shè)定為1. 5 (V)并且正側(cè)輸入端子VIP連接至信號源的情況下，當(dāng)從信號源施加2. 5 (V)或更大的信號時,輸入信號的共模電位VICM變?yōu)榇笥?. O(V), 從而妨礙該電路的工作。這樣，在圖11所示的算術(shù)運算電路用于Λ-ΣΑ/D轉(zhuǎn)換器的情況下，存在用戶的信號源的設(shè)計受到極大限制的問題。
提出了圖12所示的算術(shù)運算電路作為消除了圖11所示的算術(shù)運算電路中的上述問題的電路配置(參見專利文獻7 :圖4)。圖12是圖示具有差分結(jié)構(gòu)的開關(guān)式電容積分器的電路配置的另一個示例的視圖。在圖12中，由相同的參考字符來表示具有與圖11所示的組件的功能相同的功能的組件，并省略其重復(fù)說明。圖12所示的算術(shù)運算電路設(shè)置有電容性元件C3P和C3M，電容性元件C3P和C3M沒有被設(shè)置在圖11所示的算術(shù)運算電路中。 電容性元件C3P和C3M的每一個可以通過寄生電容來形成，并因此由虛線圖示。另外，圖11 所示的算術(shù)運算電路被配置為使電容器ClP的底板能夠經(jīng)由開關(guān)SW3連接至共模電位VCM， 電容器ClM的底板能夠經(jīng)由開關(guān)SW4連接至共模電位VCM。另一方面，在圖12所示的算術(shù)運算電路中，電容器ClP和ClM的底板被配置為可經(jīng)由開關(guān)SW3相互連接。
在圖12所示的算術(shù)運算電路中，在Φ I時期，電容性元件C3P和C3M的底板連接至O (V)，電容性元件C3P和C3M的頂板連接至共模電位VCM。電壓VIP和VM被分別施加到電容器ClP和ClM的底板，并且電容器ClP和ClM的頂板連接至共模電位VCM。從而，電容性元件C3P和C3M分別被充電到共模電位VCM，并且由電容器ClP和ClM的每一個對與共模電位VCM與輸入電壓VIP和VIM的每一個之間的差相對應(yīng)的電荷進行采樣。
接下來，當(dāng)時期Φ I轉(zhuǎn)變到時期Φ 2使得開關(guān)SW3、SW7以及SW8被接通時，使運算放大器OPA的輸入節(jié)點VA的電位收斂到共模電位VCM (電容器C3P和C3M事先充電到該共模電位VCM)。實際上，由于運算放大器OPA以及電容器C2P和C2M的寄生電容等，運算放大器OPA的輸入 節(jié)點VA的電位起初可能不同于共模電位VCM，但是在重復(fù)上述操作的幾個周期之后使其收斂到共模電位VCM。這樣，當(dāng)具有差分結(jié)構(gòu)的開關(guān)式電容積分器被配置為如圖12所不時,任何共模電位的差分輸入信號能夠被輸入到開關(guān)式電容積分器中。
圖12所示的算術(shù)運算電路是簡單的積分器，但是Λ - Σ調(diào)制器設(shè)置有算術(shù)運算 (I位DAC、相加以及積分)電路,例如圖8所示的對通過將二進制參考電壓(reference voltage)與輸入電壓相加獲得的值進行積分的算術(shù)運算塊U1。圖13是圖示具有差分結(jié)構(gòu)的算術(shù)運算(I位DAC、相加以及積分)電路的示例的視圖。在圖13中，參考字符C3P和 C3M 分別表示基準(zhǔn)電容器(reference capacitor)。參考字符 SW9、SW10、SW11、SW12、SW13 以及SW14分別表示開關(guān)。參考字符Vref表示基準(zhǔn)電壓。其它組件與由圖12中的相同的參考字符表示的組件相同，因此省略其重復(fù)說明。
開關(guān)SW9和SW12的每一個的導(dǎo)通/非導(dǎo)通(通/斷)由信號Φ I來控制。開關(guān) SW10、SW11、SW13以及SW14的每一個的導(dǎo)通/非導(dǎo)通(通/斷)由信號Φ 2和信號y (或信號y的反轉(zhuǎn)信號yx)來控制。當(dāng)信號Φ2為“I”且信號y為“+I”時，使開關(guān)SWlO和SW14 導(dǎo)通(接通)，在其它情況下，使開關(guān)SWlO和SW14非導(dǎo)通(斷開)。當(dāng)信號Φ2為“I”且信號I為“-1”時，使開關(guān)SWll和SW13導(dǎo)通(接通)，在其它情況下，使開關(guān)SWll和SW13 非導(dǎo)通(斷開)。此處，信號y對應(yīng)于Λ-Σ調(diào)制器的反饋信號，并且具有如上所述的I位 (二進制)值。另外，電容器C3P和C3M的電容值假設(shè)為相同的。
[專利文獻I]日本特許公開專利公開No.08-125541
[專利文獻2]日本特許公開專利公開No.2002-261614
[專利文獻3]日本特許公開專利公開No.2001-358591
[專利文獻4]美國專利No.4851841
[專利文獻5]美國專利No.4939516
[專利文獻6]美國專利No.4972436
[專利文獻7]美國專利No.6768436
[專利文獻8]日本特許公開專利公開No.2007-300225
[專利文獻9]日本特許公開專利公開No.2006-41992
[專利文獻10]國際專利申請No.10-508167的日本國家公開
[非專利文獻I]湯川彰，“過采樣A-D轉(zhuǎn)換技術(shù)”，日經(jīng)BP公司，1990(Akira Yukawa, " Oversampling A-D conversion technology, " Nikkei BP Company,1990)
[非專利文獻2]理查德·施賴爾和加博C.特木斯(原始作者)，和保孝夫、安田彰(翻譯主管)，“ δ - Σ型模擬/數(shù)字轉(zhuǎn)換器的介紹”,丸善,2007年(Richard Schreier and Gabor C. Temes(original authors), Takao Waho, Akira Yasuda(translation supervisors), " Introduction to Delta-Sigma Type Analog/Digital Converter," Maruzen,2007)
[非專利文獻3]Β·E. Boser和B. A. Woo ley, “ Λ - Σ調(diào)制模擬數(shù)字轉(zhuǎn)換器的設(shè)計”，IEEE固態(tài)電路雜志，第23卷，第1298-1308頁，1988年12月。(B. Ε. Boser and B.A.Wooley, " The design of sigma-delta modulation analog-to-digital converters, " IEEE Journal of Solid-State Circuits, Vol.23, pp.1298-1308, Decemberl988)
[非專利文獻4]B.P.fcandt、D.E. Wingard以及B. A. Wooley，“用于數(shù)字音頻信號獲取的二階Λ-Σ調(diào)制”，IEEE固態(tài)電路雜志，第26卷，第618-627頁，1991年4月。(B. P. Brandt, D. E. ffingard, and B. A. Wooley, " Second-order sigma-delta modulation for digital-audio signal acquisition, " IEEE journal of Solid-State Circuits, Vol. 26, pp. 618-627, April 1991.)
[非專利文獻5]Μ·ff. Hauser、P. J. Hurst以及R. ff. Brodersen,“不需要精確模擬組件的MOS ADC濾波器組合”，IEEE國際固態(tài)電路會議1985年技術(shù)論文文摘，第80-82頁，1985 年。(M. W. Hauser,P. J. Hurst, and R. ff. Brodersen, " MOS ADC-Filter Combination That Does Not Require Precision Analog Components, " IEEE International Solid-State Circuits Conference 1985 Digest of Technical Papers, pp.80-82,1985.)圖13(構(gòu)思實施例的過程中參考的示圖)所示的算術(shù)運算電路從差分輸入信號中減去信號I并對相減結(jié)果進行積分，以便輸出積分結(jié)果。實際上，由基準(zhǔn)電壓Vref與基準(zhǔn)電容器C3P和C3M的各個電容值的乘積表不的電荷對應(yīng)于信號y。
在圖13所示的算術(shù)運算電路中，在Φ1時期，電壓VIP和VM被分別施加到電容器ClP和ClM的底板，電容器ClP和ClM的頂板連接至共模電位VCM，使得差分輸入信號的采樣得以執(zhí)行。此時，各個電容性元件C3P和C3M的電極(底板和頂板)均連接至共模電位VCM，因此電容性元件C3P和C3M的電荷變?yōu)榱恪?br> 接下來，當(dāng)Φ I時期轉(zhuǎn)變到Φ 2時期時，開關(guān)SW3、SW7以及SW8被接通，并且通過采樣儲存在電容器ClP和ClM的每一個中的電荷被傳遞到電容器C2P和C2M的每一個。另外，在Φ 2時期，當(dāng)信號y的值為“+I”時，開關(guān)SWlO和SW14被接通。從而，電容器C3P的底板連接至基準(zhǔn)電壓Vref，電容器C3M的底板連接至O (V)。反之，當(dāng)信號y的值為“_1”時， 開關(guān)SWll和SWl3被接通。從而，電容器C3P的底板連接至O (V)，電容器C3M的底板連接至基準(zhǔn)電壓Vref。結(jié)果是，通過從每個所采樣的輸入信號中減去與基準(zhǔn)電壓相對應(yīng)的信號而獲得的值或者通過將與基準(zhǔn)電壓相對應(yīng)的信號每個與所采樣的輸入信號相加而獲得的值被積分。
在設(shè)置在Λ-ΣΑ/D轉(zhuǎn)換器中的Λ-Σ調(diào)制器通過使用圖13所示的算術(shù)運算電路配置而成的情況下，存在基準(zhǔn)電壓Vref的可設(shè)定范圍狹窄的問題。基準(zhǔn)電壓Vref限定 Δ-ΣΑ/D轉(zhuǎn)換器中的A/D轉(zhuǎn)換的全程范圍(full scale range),因此,希望用戶能夠任意設(shè)定基準(zhǔn)電壓Vref。在圖13所示的算術(shù)運算電路中，電容器C3P和C3M的每一個的電荷在 Φ1時期被放電為零。在接下來的Φ 2時期中，各個開關(guān)被控制，以使得基準(zhǔn)電壓Vref與 O (V)之間的電位差由電容器C3P和C3M的電容比劃分，從而運算放大器OPA的輸入節(jié)點VA 的電位變?yōu)橛呻娙萜鰿3P和C3M的電容比分壓得到的電壓。S卩，輸入節(jié)點VA的電位被設(shè)定為 VA = Vref/2 ο
由于這個原因，當(dāng)使用低基準(zhǔn)電壓Vref (其使輸入節(jié)點VA的電位(Vref/2)變得低于運算放大器OPA的共模輸入電壓范圍)時，電路不工作。例如，當(dāng)電源電壓VDD為 3. O(V)且地電壓VSS為O (V)時，并且當(dāng)共模電位VCM為1. 5 (V)且基準(zhǔn)電壓Vref為1. O (V) 時，使輸入節(jié)點VA的電位收斂到VA = Vref/2 = 0. 5 (V)。然而，當(dāng)圖13所示的算術(shù)運算電路的運算放大器OPA中的配置與圖10所示的配置相同時，差分對被切斷，使得不能執(zhí)行希望的操作。為了正常運行該電路，基準(zhǔn)電壓Vref可以被設(shè)定為Vref >2.0(V)。在這種情況下，例如，在帶隙基準(zhǔn)(band gap reference circuit)中生成的1.2(V)的電壓不用作圖 13所示的算術(shù)運算電路的基準(zhǔn)電壓Vref。為了提高半導(dǎo)體集成電路的用戶的設(shè)計靈活性，優(yōu)選的是，基準(zhǔn)電壓Vref的可設(shè)定電壓范圍盡可能地寬。發(fā)明內(nèi)容
因此，實施例的一個方面中的目的是提供一種能夠輸入具有任何共模電位的差分模擬信號并且能夠設(shè)定任何基準(zhǔn)電壓的△_ Σ A/D轉(zhuǎn)換器。
根據(jù)實施例的一個方面，A/D轉(zhuǎn)換器包括調(diào)制器,其執(zhí)行輸入的差分模擬信號的 Δ-Σ調(diào)制；以及抽取濾波器，其基于調(diào)制器的輸出生成數(shù)字數(shù)據(jù)。該調(diào)制器包括第一電容器和第二電容器，每一個電容器對輸入信號進行采樣；第三電容器和第四電容器，連接至第一電容器的第一電極，并對第一基準(zhǔn)電壓或第二基準(zhǔn)電壓進行采樣；第五電容器和第六電容器，連接至第二電容器的第一電極，并對第一基準(zhǔn)電壓或第二基準(zhǔn)電壓進行采樣；以及至少一個算術(shù)運算電路，包括算術(shù)運算器，該算術(shù)運算器執(zhí)行由各個電容器進行采樣的電荷的相加或相減以獲得相加或相減結(jié)果，并對相加或相減結(jié)果進行積分，以便輸出積分結(jié)果O


圖1是圖示根據(jù)本實施例的Λ-ΣΑ/D轉(zhuǎn)換器的算術(shù)運算(I位DAC、相加以及積分)電路的配置示例的視圖2A是用于說明圖1所示的算術(shù)運算電路的操作的視圖2B是用于說明圖1所示的算術(shù)運算電路的操作的視圖2C是用于說明圖1所示的算術(shù)運算電路的操作的視圖3是圖示根據(jù)本實施例的Λ-ΣΑ/D轉(zhuǎn)換器的算術(shù)運算(I位DAC、相加以及積分)電路的另一個配置示例的視圖4是圖示根據(jù)本實施例的I位二階Λ-Σ調(diào)制器的配置示例的視圖5是圖示圖4所示的Λ-Σ調(diào)制器的操作的流程的視圖；
圖6是圖示Λ-ΣΑ/D轉(zhuǎn)換器的配置示例的視圖7是圖示用于實現(xiàn)Λ-Σ調(diào)制器的信號路徑的示例的視圖8是由z運算符來圖示圖7所示的Λ- Σ調(diào)制器的信號路徑的視圖9A和圖9B是圖示具有單端結(jié)構(gòu)的算術(shù)運算(相加和積分)電路的配置示例的視圖10是圖示運算放大器的輸入部分的電路配置的視圖11是圖示具有差分結(jié)構(gòu)的開關(guān)式電容積分器的配置示例的視圖12是圖示具有差分結(jié)構(gòu)的開關(guān)式電容積分器的配置示例的視圖；以及
圖13是具有差分結(jié)構(gòu)的算術(shù)運算(I位DAC、相加以及積分)電路的參考圖。
具體實施方式
在下文中，將參考附圖來描述實施例。
圖1是圖示根據(jù)一個實施例的Λ-ΣΑ/D轉(zhuǎn)換器的算術(shù)運算(I位DAC、相加以及積分)電路的電路配置的示例的視圖。根據(jù)本實施例的Λ-Σ A/D轉(zhuǎn)換器的配置與圖6所示的Λ-ΣΑ/D轉(zhuǎn)換器的配置相同。即，根據(jù)本實施例的Λ-ΣΑ/D轉(zhuǎn)換器包括Λ-Σ調(diào)制器，其執(zhí)行輸入的差分模擬信號的Λ-Σ調(diào)制；以及抽取濾波器，其基于Λ-Σ調(diào)制信號生成A/D轉(zhuǎn)換結(jié)果(數(shù)字數(shù)據(jù))。
圖1所示的具有差分結(jié)構(gòu)的算術(shù)運算(I位DAC、相加以及積分)電路是對通過將二進制參考電壓(基準(zhǔn)電壓)與輸入電壓相加而獲得的值進行積分的算術(shù)運算電路，并且例如用作處于設(shè)置在Λ-ΣΑ/D轉(zhuǎn)換器中的Λ-Σ調(diào)制器的第一級的算術(shù)運算電路。
在圖1中，參考字符ClP和ClM分別表示采樣電容器，參考字符C2P和C2M分別表示積分電容器。參考字符C3PA、C3PB、C3MA以及C3MB分別表示基準(zhǔn)電容器。即，在根據(jù)本實施例的算術(shù)運算電路中，兩個基準(zhǔn)電容器C3PA和C3PB被設(shè)置在正側(cè)節(jié)點處，兩個基準(zhǔn)電容器C3MA和C3MB被設(shè)置在負側(cè)節(jié)點處。電容器ClP和ClM的電容值被設(shè)定為相同的電容值Cl。電容器C2P和C2M的電容值被設(shè)定為相同的電容值C2。電容器C3PA、C3PB、C3MA以及C3MB的電容值被設(shè)定為相同的電容值C3。
參考字符OPA表示全差分運算放大器。參考字符VIP表示差分模擬信號的正側(cè)輸入節(jié)點，參考字符VIM表示差分模擬信號的負側(cè)輸入節(jié)點。參考字符VA表示運算放大器OPA的輸入節(jié)點，參考字符VOP表示運算放大器OPA的正側(cè)輸出節(jié)點，并且參考字符VOM 表示運算放大器OPA的負側(cè)輸出節(jié)點。要注意，參考字符VOP和VOM也分別表示圖1所示的算術(shù)運算電路中的差分信號的輸出節(jié)點。 在下文中，同樣通過使用與給予節(jié)點的參考字符相同的參考字符來適當(dāng)代表向每一個節(jié)點輸入的或者從每一個節(jié)點輸出的信號的名稱以及每一個節(jié)點的電壓值。參考字符VCM表示算術(shù)運算電路中的共模電位(common mode potential)，參考字符Vref表示基準(zhǔn)電壓(基準(zhǔn)信號)。例如，共模電位VCM假設(shè)為處于電源電壓VDD與地電壓VSS (O (V))之間的中間電位。
參考字符SWl至SW15表示開關(guān)。通過信號Φ I來控制開關(guān)SW1、SW2、SW4以及SW5 的每一個的導(dǎo)通/非導(dǎo)通(通/斷)。通過信號Φ2來控制開關(guān)SW3、SW6以及SW7的每一個的導(dǎo)通/非導(dǎo)通(通/斷)。通過信號Φ1、信號Φ2以及信號y(或信號y的反轉(zhuǎn)信號 yx)來控制開關(guān)SW8、SW10、SW12以及SW14的每一個的導(dǎo)通/非導(dǎo)通(通/斷)。通過信號 Φ2和信號y(或信號y的反轉(zhuǎn)信號yx)來控制開關(guān)SW9、SW11、SW13以及SW15的每一個的導(dǎo)通/非導(dǎo)通(通/斷)。信號y是Λ-Σ調(diào)制器的輸出(具體地，設(shè)置在Λ-Σ調(diào)制器中的量化器的輸出)，并且具有二進制(I位)值“+I”或“-1”。
在信號φ I為“I” (活躍的，active)的情況下，使開關(guān)SW1、SW2、SW4以及SW5導(dǎo)通(接通)，在其他情況下，使這些開關(guān)非導(dǎo)通(斷開)。在信號Φ2為“I”(活躍的)的情況下，使開關(guān)SW3、SW6以及SW7導(dǎo)通(接通)，在其他情況下，使這些開關(guān)非導(dǎo)通(斷開)。
在信號Φ1為“1”，或者信號Φ2為“I”且信號y = -l的情況下，使開關(guān)SW8和 SW12導(dǎo)通(接通)，在其他情況下，使這些開關(guān)非導(dǎo)通(斷開)。在信號Φ2為“I”且信號Y= +1的情況下，使開關(guān)SW9和SW13導(dǎo)通(接通)，在其他情況下，使這些開關(guān)非導(dǎo)通(斷開)。
在信號Φ1為“1”，或者信號Φ2為“I”且信號y = +l的情況下，使開關(guān)SWlO和 SW14導(dǎo)通(接通)，在其他情況下，使這些開關(guān)非導(dǎo)通(斷開)。在信號Φ2為“I”且信號Y= -1的情況下，使開關(guān)SWlI和SW15導(dǎo)通(接通)，在其他情況下，使這些開關(guān)非導(dǎo)通(斷開)。
電容器ClP的一個電極(底板)經(jīng)由開關(guān)SWl連接至正側(cè)輸入節(jié)點VIP，電容器ClP的另一個電極(頂板)經(jīng)由開關(guān)SW6連接至運算放大器OPA的負側(cè)輸入節(jié)點VA。電容器ClM的一個電極(底板)經(jīng)由開關(guān)SW2連接至負側(cè)輸入節(jié)點VM，電容器ClM的另一個電極(頂板)經(jīng)由開關(guān)SW7連接至運算放大器OPA的正側(cè)輸入節(jié)點VA。另外，電容器ClP和ClM的底板經(jīng)由開關(guān)SW3相互連接。另外，電容器ClP的頂板經(jīng)由開關(guān)SW4連接至共模電位VCM，電容器ClM的頂板經(jīng)由開關(guān)SW5連接至共模電位VCM。電容器C2P的一個電極連接至運算放大器OPA的正側(cè)輸出節(jié)點V0P，電容器C2P的另一個電極連接至運算放大器OPA的負側(cè)輸入節(jié)點VA。電容器C2M的一個電極連接至運算放大器OPA的負側(cè)輸出節(jié)點V0M，電容器C2M的另一個電極連接至運算放大器OPA的正側(cè)輸入節(jié)點VA。電容器C3PA的一個電極(底板)經(jīng)由開關(guān)SW8連接至地電壓VSS (O(V))，并且經(jīng)由開關(guān)SW9連接至基準(zhǔn)電壓Vref。電容器C3PB的一個電極(底板)經(jīng)由開關(guān)SWlO連接至基準(zhǔn)電壓Vref，并且經(jīng)由開關(guān)SWl I連接至地電壓VSS (0 (V))。電容器C3PA和C3PB的每一個的另一個電極(頂板)經(jīng)由開關(guān)SW4連接至共模電位VCM，并且經(jīng)由開關(guān)SW6連接至運算放大器OPA的負側(cè)輸入節(jié)點VA。電容器C3MA的一個電極(底板)經(jīng)由開關(guān)SW12連接至基準(zhǔn)電壓Vref，并且經(jīng)由開關(guān)SW13連接至地電壓VSS (O(V))。電容器C3MB的一個電極(底板)經(jīng)由開關(guān)SW14連接至地電壓VSS (0 (V))，并且經(jīng)由開關(guān)SW15連接至基準(zhǔn)電壓Vref。電容器C3MA和C3MB的每一個的另一個電極(頂板)經(jīng)由開關(guān)SW5連接至共模電位VCM，并且經(jīng)由開關(guān)SW7連接至運算放大器OPA的正側(cè)輸入節(jié)點VA。在圖1所示的電路中，信號￠1為“I”的￠1時期以及信號￠2為“I”的￠2時
期基于時鐘信號等而交替地重復(fù)。從而，對輸入的差分模擬信號(VIP-VIM)與基準(zhǔn)信號相減或相加獲得的信號進行積分，并且將積分結(jié)果輸出作為差分信號(VOP-VOM)。由信號y來確定輸入的差分模擬信號是否與基準(zhǔn)信號相減或相加。在0 I時期中，各個開關(guān)SWl至SW15被控制為如圖2A所示，使得信號的采樣得以執(zhí)行。即，使開關(guān)SW1、SW2、SW4、SW5、SW8、SW10、SW12以及SW14導(dǎo)通(接通)，使開關(guān)SW3、Sff6, Sff7, Sff9, SfflU Sff13 以及 Sff15 非導(dǎo)通(斷開)。從而，電壓VIP被施加到電容器ClP的底板，并且電容器ClP的頂板連接至共模電位VCM。電壓VIM被施加到電容器ClM的底板，并且電容器ClM的頂板連接至共模電位VCM。因此，由電容器ClP對與共模電位VCM與輸入電壓VIP之間的差相對應(yīng)的電荷進行采樣，由電容器ClM對與共模電位VCM和輸入電壓VIM之間的差對應(yīng)的電荷進行采樣。電容器C3PA和C3MB的底板連接至地電壓VSS (0 (V))，電容器C3PB和C3MA的底板連接至基準(zhǔn)電壓Vref。電容器C3PA、C3PB、C3MA以及C3MB的頂板連接至共模電位VCM。因此，電容器C3PA和C3MB的每一個被充電到共模電位VCM，電容器C3PB和C3MA的每一個的底板被充電到電壓(共模電位VCM-基準(zhǔn)電壓Vref)。在￠2時期中，在基準(zhǔn)信號與輸入信號相加的情況下(g卩，信號y = -1的情況)，各個開關(guān)SWl至SW15被控制為如圖2B所示，使得信號的相加和積分得以執(zhí)行。即，使開關(guān)SW1、SW2、Sff4, Sff5, Sff9, SfflO, Sff13 以及 SW14 非導(dǎo)通(斷開)，使開關(guān) SW3、Sff6, Sff7, Sff8,SfflU Sff12以及SWl5導(dǎo)通(接通)。從而，電容器C3PB和C3MB的底板的連接被切換為使得電容器C3PB的底板連接至地電壓VSS (O(V))并且使得電容器C3MB的底板連接至基準(zhǔn)電壓Vref。電容器C3PA和C3MA的底板的連接未改變。該操作僅使電容器C3PB的底板的電壓從基準(zhǔn)電壓Vref改變?yōu)榈仉妷篤SS (O(V))以及使電容器C3MB的底板的電壓從地電壓VSS (O(V))改變?yōu)榛鶞?zhǔn)電壓Vref。由于這個原因，￠2時期中的輸 入節(jié)點VA的電位變?yōu)楣材ｋ娢籚CM。更具體地，電容器C3PB和C3MB在I時期中執(zhí)行采樣，并在小2時期中形成電容分壓電路，以確定輸入節(jié)點VA的電位。在這種狀態(tài)下，建立了下列表達式。(VCM-O) C3+ (VCM-Vref) C3 = (VA-Vref) C3+ (VA-O) C3 因此，獲得下列表達式。VA = VCMS卩，無論基準(zhǔn)電壓Vref和輸入的差分模擬信號的共模電位VICM如何，輸入節(jié)點VA的電位都變?yōu)殡娐分械墓材ｋ娢籚CM。另外，在￠2時期中，在輸入信號與基準(zhǔn)信號相減的情況下(即，信號y = +l的情況)，各個開關(guān)SWl至SW15被控制為如圖2C所示，使得信號的相加和積分得以執(zhí)行。即，使開關(guān) SW1、SW2、SW4、SW5、SW8、SW11、SW12 以及 Sff 15 非導(dǎo)通(斷開)，使開關(guān) SW3、SW6、SW7、Sff9, SfflO, Sff13 以及 SW14 導(dǎo)通(接通)。從而，電容器C3PA和C3MA的底板的連接被切換為使得電容器C3PA的底板連接至基準(zhǔn)電壓Vref并且使得電容器C3MA的底板連接至地電壓VSS (0 (V))。電容器C3PB和C3MB的底板的連接未改變。該操作僅使電容器C3PA的底板的電壓從地電壓VSS (0 (V))改變?yōu)榛鶞?zhǔn)電壓Vref以及使電容器C3MA的底板的電壓從基準(zhǔn)電壓Vref改變?yōu)榈仉妷篤SS(0(V))。因此，同樣，當(dāng)輸入信號與基準(zhǔn)信號相減時，無論基準(zhǔn)電壓Vref和輸入的差分模擬信號的共模電位VICM如何，輸入節(jié)點VA在$ 2時期中的電位都變?yōu)殡娐分械墓材ｋ娢籚CM。如上所述，當(dāng)通過使用圖1所示的算術(shù)運算電路配置A-E A/D轉(zhuǎn)換器時，能夠輸入具有任何共模電位的差分模擬信號，并能夠設(shè)定任何基準(zhǔn)電壓。另外，合并了二進制DAC的I位A - E A/D轉(zhuǎn)換器不具有合并的DAC的非線性，因此具有能夠提高A/D轉(zhuǎn)換的線性的優(yōu)點。即使當(dāng)通過使用圖1所示的算術(shù)運算電路來配置A - E A/D轉(zhuǎn)換器時，也不會去失該優(yōu)點。在圖2B所示的狀態(tài)下，僅基準(zhǔn)電容器C3PB和C3MB對電路操作有所貢獻。在圖2C所示的狀態(tài)下，僅基準(zhǔn)電容器C3PA和C3MA對電路操作有所貢獻。即，當(dāng)基準(zhǔn)信號與輸入信號相加時使用的電容和當(dāng)輸入信號與基準(zhǔn)信號相減時使用的電容總是彼此相等，因此不會導(dǎo)致非線性。圖3是圖示根據(jù)實施例的A-2 A/D轉(zhuǎn)換器的算術(shù)運算(I位DAC、相加以及積分)電路的電路配置的另一個示例的視圖。圖3圖示使用相關(guān)雙采樣(CDS)的A-2A/D轉(zhuǎn)換器的實施例的示例。在圖3中，參考字符ClP和ClM分別表示采樣電容器，參考字符C2P和C2M分別表示積分電容器。參考字符C3PA、C3PB、C3MA以及C3MB分別表示基準(zhǔn)電容器。即，在根據(jù)本實施例的算術(shù)運算電路中，兩個基準(zhǔn)電容器C3PA和C3PB被設(shè)置在正側(cè)節(jié)點處，兩個基準(zhǔn)電容器C3MA和C3MB被設(shè)置在負側(cè)節(jié)點處。電容器ClP和ClM的電容值的每一個被設(shè)定為相同的電容值Cl，電容器C2P和C2M的電容值的每一個被設(shè)定為相同的電容值C2。電容器C3PA、C3PB、C3MA以及C3MB的電容值的每一個被設(shè)定為相同的電容值C3。參考字符OPA表示全差分運算放大器。參考字符VIP表示差分模擬信號的正側(cè)輸入節(jié)點，參考字符VM表示差分模擬信號的負側(cè)輸入節(jié)點。參考字符VOP表示運算放大器OPA的正側(cè)輸出節(jié)點，參考字符VOM表示運算放大器OPA的負側(cè)輸出節(jié)點。要注意，參考字符VOP和VOM也分別表示圖3所示的算術(shù)運算電路中的差分信號的輸出節(jié)點。參考字符Vref表示基準(zhǔn)電壓(基準(zhǔn)信號)。參考字符SWl至SW3、S4至S7以及SW8至SW15表示開關(guān)。在信號小I為“I”的情況下，使開關(guān)SW1、SW2、S6以及S7導(dǎo)通(接通)，在另其他情況下，使開關(guān)SW1、SW2、S6以及S7非導(dǎo)通(斷開)。在信號￠2為“I”的情況下，使開關(guān)SW3、S4以及S5導(dǎo)通(接通)，在其他情況下，使開關(guān)SW3、S4以及S5非導(dǎo)通(斷開)。在信號￠1為“1”，或者信號￠2為“I”且信號y =-1的情況下，使開關(guān)SW8和SW12導(dǎo)通(接通)，在其他情況下，使開關(guān)SW8和SW12非導(dǎo)通(斷開)。信號y是A-2調(diào) 制器的輸出(更具體地，設(shè)置在A-2調(diào)制器中的量化器的輸出)，并且具有二進制(I位)值“+I”或“-1”。在信號小2為“1”且信號7 = +1的情況下，使開關(guān)519和5113導(dǎo)通(接通)，在其他情況下，使開關(guān)SW9和SW13非導(dǎo)通(斷開)。在信號￠1為“1”，或者信號￠2為“I”且信號y = +l的情況下，使開關(guān)SWlO和SW14導(dǎo)通(接通)，在其他情況下，使開關(guān)SWlO和SW14非導(dǎo)通(斷開)。在信號2為“I”且信號y = -1的情況下，使開關(guān)SWII和SW15導(dǎo)通(接通)，在其他情況下，使開關(guān)SWII和SW15非導(dǎo)通(斷開)。電容器ClP的一個電極(底板)經(jīng)由開關(guān)SWl連接至正側(cè)輸入節(jié)點VIP，電容器ClP的另一個電極(頂板)連接至運算放大器OPA的負側(cè)輸入節(jié)點。電容器ClM的一個電極(底板)經(jīng)由開關(guān)SW2連接至負側(cè)輸入節(jié)點VM，電容器ClM的另一個電極(頂板)連接至運算放大器OPA的正側(cè)輸入節(jié)點。另外，電容器ClP和ClM的底板經(jīng)由開關(guān)SW3相互連接。電容器C2P的一個電極連接至運算放大器OPA的正側(cè)輸出節(jié)點V0P，電容器C2P的另一個電極經(jīng)由開關(guān)S4連接至運算放大器OPA的負側(cè)輸入節(jié)點。電容器C2M的一個電極連接至運算放大器OPA的負側(cè)輸出節(jié)點V0M，電容器C2M的另一個電極經(jīng)由開關(guān)S5連接至運算放大器OPA的正側(cè)輸入節(jié)點。即，開關(guān)S4和電容器C2P在運算放大器OPA的負側(cè)輸入節(jié)點與正側(cè)輸出節(jié)點VOP之間串聯(lián)連接，開關(guān)S5和電容器C2M在運算放大器OPA的正側(cè)輸入節(jié)點與負側(cè)輸出節(jié)點VOM之間串聯(lián)連接。電容器C3PA的一個電極(底板)經(jīng)由開關(guān)SW8連接至地電壓VSS (O(V))，并且經(jīng)由開關(guān)SW9連接至基準(zhǔn)電壓Vref。電容器C3PB的一個電極(底板)經(jīng)由開關(guān)SWlO連接至基準(zhǔn)電壓Vref，并且經(jīng)由開關(guān)SWl I連接至地電壓VSS (0 (V))。電容器C3PA和C3PB的每一個的另一個電極(頂板)連接至運算放大器OPA的負側(cè)輸入節(jié)點。電容器C3MA的一個電極(底板)經(jīng)由開關(guān)SW12連接至基準(zhǔn)電壓Vref，并且經(jīng)由開關(guān)SW13連接至地電壓VSS (O(V))。電容器C3MB的一個電極(底板)經(jīng)由開關(guān)SW14連接至地電壓VSS (0 (V))，并且經(jīng)由開關(guān)SW15連接至基準(zhǔn)電壓Vref。電容器C3MA和C3MB的每一個的另一個電極(頂板)連接至運算放大器OPA的正側(cè)輸入節(jié)點。運算放大器OPA的正側(cè)輸出節(jié)點VOP和負側(cè)輸入節(jié)點經(jīng)由開關(guān)S6彼此連接。運算放大器OPA的負側(cè)輸出節(jié)點VOM和正側(cè)輸入節(jié)點經(jīng)由開關(guān)S7彼此連接。圖3所示的算術(shù)運算電路設(shè)置有⑶S機制，以避免MOS晶體管的1/f噪聲(該噪聲在運算放大器中生成)使A/D轉(zhuǎn)換特性惡化的問題。在圖3所示的算術(shù)運算電路中，在小I時期中，運算放大器OPA的負側(cè)輸入節(jié)點和正側(cè)輸出節(jié)點經(jīng)由開關(guān)S6彼此連接，運算放大器OPA的正側(cè)輸入節(jié)點和負側(cè)輸出節(jié)點經(jīng)由開關(guān)S7彼此連接。在這種情況下，在運算放大器OPA的兩個輸入節(jié)點之間生成輸入偏移電壓和由于運算放大器OPA的噪聲引起的電壓(噪聲電壓)。因此，由電容器ClP和ClM對由于輸入偏移電壓和運算放大器OPA的噪聲電壓產(chǎn)生的電荷連同由于信號產(chǎn)生的電荷一起進行采樣。接下來，當(dāng)小I時期轉(zhuǎn)變到￠2時期時，由于輸入偏移電壓和運算放大器OPA的噪聲電壓產(chǎn)生的電荷以及由于信號產(chǎn)生的電荷分別被傳遞到電容器C2P和C2M，其中這些電荷由電容器ClP和ClM來進行采樣。此處，即使在￠2時期中，也存在輸入偏移電壓和運算放大器OPA的噪聲電壓，然而會被在￠1時期中采樣且分別從電容器ClP和ClM傳遞而來的電荷抵消。結(jié)果是，由于輸入偏移電壓被移除，并且由于至少處于低于采樣頻率的頻率范圍的噪聲也被移除，因而能夠執(zhí)行高精度的A/D轉(zhuǎn)換。與圖1所示的算術(shù)運算電路相似，在通過使用圖3所示的算術(shù)運算電路配置A-2 A/D轉(zhuǎn)換器的情況下，能夠輸入具有任何共模電位的差分模擬信號，并且能夠設(shè)定任何基準(zhǔn)電壓。 圖4是圖示根據(jù)本實施例的I位二階A-2調(diào)制器的電路配置的示例的視圖。在圖4中，參考字符ClP和ClM分別表示第一積分器的采樣電容器，參考字符C2P和C2M分別表示第一積分器的積分電容器。參考字符C3PA、C3PB、C3MA以及C3MB分別表示第一積分器的基準(zhǔn)電容器。參考字符C4P和C4M分別表不第二積分器的米樣電容器,參考字符C6P和C6M分別表示第二積分器的積分電容器。參考字符C5PA、C5PB、C5MA以及C5MB分別表不第二積分器的基準(zhǔn)電容器。電容器ClP和ClM的電容值的每一個被設(shè)定為相同的電容值，電容器C2P和C2M的電容值的每一個被設(shè)定為相同的電容值。電容器C3PA、C3PB、C3MA以及C3MB的電容值的每一個被設(shè)定為相同的電容值。電容器C4P和C4M的電容值的每一個被設(shè)定為相同的電容值，電容器C5PA、C5PB、C5MA和C5MB的電容值的每一個被設(shè)定為相同的電容值。電容器C6P和C6M的電容值的每一個被設(shè)定為相同的電容值。參考字符OPAl和0PA2表示全差分運算放大器，參考字符CMP表示比較器，參考字符FF表示D觸發(fā)器。參考字符VIP表示差分模擬信號的正側(cè)輸入節(jié)點，參考字符VM表示差分模擬信號的負側(cè)輸入節(jié)點。參考字符VCM表示共模電位，參考字符Vref表示基準(zhǔn)電壓(基準(zhǔn)信號)。參考字符Y表示A-2調(diào)制器的輸出，參考字符YX表示輸出Y的反轉(zhuǎn)信號。參考字符SWl至SW15表示開關(guān)。在時鐘信號CKl為“I”的情況下，使開關(guān)SM、Sff5, SW14以及SW15導(dǎo)通(接通)，在其他情況下，使開關(guān)SW4、Sff5, SW14以及SW15非導(dǎo)通(斷開)。在信號時鐘CKlD為“1，，的情況下，使開關(guān)SW1、Sff2, SfflO以及SWll導(dǎo)通(接通)，在其他情況下，使開關(guān)SW1、SW2、SfflO以及SWll非導(dǎo)通(斷開)。在時鐘信號CK2為“I”的情況下，使開關(guān)SW6、Sff7, Sff12以及SW13導(dǎo)通(接通)，在其他情況下，使開關(guān)SW6、Sff7, Sff12以及Sff13非導(dǎo)通(斷開)。在時鐘信號CK2D為“I”的情況下，使開關(guān)Sff3, SW8以及SW9導(dǎo)通(接通)，在其他情況下，使開關(guān)SW3、SW8以及SW9非導(dǎo)通(斷開)。此處，時鐘信號CKlD是通過稍微延遲時鐘信號CKl而獲得的時鐘信號，時鐘信號CK2D是通過稍微延遲時鐘信號CK2而獲得的時鐘信號。時鐘信號CKl和時鐘信號CK2具有彼此相反的極性，并且具有不重疊的關(guān)系，在這種關(guān)系中時鐘信號CKl和時鐘信號CK2不被同時設(shè)定為“I”。更具體地，當(dāng)時鐘信號CKl和時鐘信號CKlD的至少一個為“I”時，時鐘信號CK2和時鐘信號CK2D均為"O "，當(dāng)時鐘信號CK2和時鐘信號CK2D的至少一個為“I”時，時鐘信號CKl和時鐘信號CKlD均為"O "。電容器ClP的一個電極(底板)經(jīng)由開關(guān)SWl連接至正側(cè)輸入節(jié)點VIP，電容器ClP的另一個電極(頂板)連接至運算放大器OPAl的負側(cè)輸入節(jié)點。電容器ClM的一個電極(底板)經(jīng)由開關(guān)SW2連接至負側(cè)輸入節(jié)點VM，電容器ClM的另一個電極(頂板)連接至運算放大器OPAl的正側(cè)輸入節(jié)點。另外，電容器ClP和ClM的底板經(jīng)由開關(guān)SW3相互連接。電容器C2P的一個電極連接至運算放大器OPAl的正側(cè)輸出節(jié)點，電容器C2P的另一個電極經(jīng)由開關(guān)SW6連接至運算放大器OPAl的負側(cè)輸入節(jié)點。電容器C2M的一個電極連接至運算放大器OPAl的負側(cè)輸出節(jié)點，電容器C2M的另一個電極經(jīng)由開關(guān)SW7連接至運算放大器OPAl的正側(cè)輸入節(jié)點。另外，運算放大器OPAl的正側(cè)輸出節(jié)點和負側(cè)輸入節(jié)點經(jīng)由開關(guān)SW4相互連接，運算放大器OPAl的負側(cè)輸出節(jié)點和正側(cè)輸入節(jié)點經(jīng)由開關(guān)SW5相互連接。在時鐘信號CK2D為“I”且輸出Y為“I”的情況下，電容器C3PA的一個電極(底板)連接至基準(zhǔn)電壓Vref，在其他情況下，電容器C3PA的這一個電極(底板)連接至地電壓VSS(0(V))。在時鐘信號CK2D為“I”且輸出Y為“I”的情況下，電容器C3MA的一個電極(底板)連接至地電壓VSS (0 (V))，在其他情況下，電容器C3MA的這一個電極(底板)連接至基準(zhǔn)電壓Vref。相似地，在時鐘信號CK2D為“I”且反轉(zhuǎn)信號YX為“I”的情況下，電容器C3PB的一個電極(底板)連接至地電壓VSS (0 (V))，在其他情況下，電容器C3PB的這一個電極(底板)連接至基準(zhǔn)電壓Vref。在時鐘信號CK2D為“I”且反轉(zhuǎn)信號YX為“I”的情況下，電容器C3MB的一個電極(底板)連接至基準(zhǔn)電壓Vref，在其他情況下，電容器C3MB的這一個電極(底板)連接至地電壓VSS (0 (V))。電容器C3PA和C3PB的另一個電極(頂板)連接至運算放大器OPAl的負側(cè)輸入節(jié)點，電容器C3MA和C3MB的另一個電極(頂板)連接至運算放大器OPAl的正側(cè)輸入節(jié)點。電容器C4P的一個電極(底板)經(jīng)由開關(guān)SW8連接至運算放大器OPAl的正側(cè)輸出節(jié)點，電容器C4P的另一個電極(頂板)經(jīng)由開關(guān)SW14連接至運算放大器0PA2的負側(cè)輸入節(jié)點。電容器C4M的一個電極(底板)經(jīng)由開關(guān)SW9連接至運算放大器OPAl的負側(cè)輸出節(jié)點，電容器C4M的另一個電極(頂板)經(jīng)由開關(guān)SW15連接至運算放大器0PA2的正側(cè)輸入節(jié)點。另外，電容器C4P和C4M的底板經(jīng)由開關(guān)SWlO和SWll分別連接至共模電位VCM,電容器C4P和C4M的頂板經(jīng)由開關(guān)SW12和SW13分別連接至共模電位VCM。電容器C6P的一個電極連接至運算放大器0PA2的正側(cè)輸出節(jié)點，電容器C6P的另一個電極連接至運算放大器0PA2的負側(cè)輸入節(jié)點。電容器C6M的一個電極連接至運算放大器0PA2的負側(cè)輸出節(jié)點，電容器C6M的另一個電極連接至運算放大器0PA2的正側(cè)輸入節(jié)點。在時鐘信號CKlD為“I”且輸出Y為“I”的情況下，電容器C5PA的一個電極(底板)連接至基準(zhǔn)電壓Vref，在其他情況下，電容器C5PA的這一個電極(底板)連接至地電壓VSS(0(V))。在時鐘信號CKlD為“I”且輸出Y為“I”的情況下，電容器C5MA的一個電極(底板)連接至地電壓VSS (0 (V))，在其他情況下，電容器C5MA的這一個電極(底板)連接至基準(zhǔn)電壓Vref。相似地，在時鐘信號CKlD為“I”且反轉(zhuǎn)信號YX為“I”的情況下，電容器C5PB的一個電極(底板)連接至地電壓VSS (0 (V))，在其他情況下，電容器C5PB的這一個電極(底板)連接至基準(zhǔn)電壓Vref。在時鐘信號CKlD為“I”且反轉(zhuǎn)信號YX為“I”的情況下，電容器C5MB的一個電極(底板)連接至基準(zhǔn)電壓Vref，在其他情況下，電容器C5MB的這一個電極(底板)連接至地電壓VSS (0 (V))。電容器C5PA和C5PB的另一個電極(頂板)經(jīng)由開關(guān)SW14連接至運算放大器OPA2的負側(cè)輸入節(jié)點，電容器C5MA和C5MB的另一個電極(頂板)經(jīng)由開關(guān)SW15連接至運算放大器OPA2的正側(cè)輸入節(jié)點。比較器CMP的負側(cè)輸入節(jié)點連接至運算放大器0PA2的正側(cè)輸出節(jié)點，比較器CMP的正側(cè)輸入節(jié)點連接至運算放大器0PA2的負側(cè)輸出節(jié)點。D觸發(fā)器FF按照時鐘信號CKl來工作，并取入比較器CMP的輸出，以輸出取入的信號作為輸出Y。在圖4所示的A-2調(diào)制器中，由于第二積分器的噪聲幾乎不影響A/D轉(zhuǎn)換特性，因而CDS (相關(guān)雙米樣)的功能僅包含于第一積分器中，而CDS的功能不包含于第二積分器中。圖4所示的A-2調(diào)制器中的第一積分器對應(yīng)于圖3所示的算術(shù)運算電路，圖4所示的A-2調(diào)制器中的第二積分器對應(yīng)于圖1所示的算術(shù)運算電路。第一積分器在時鐘信號CKl (CKlD)為“I”的時期期間對信號進行米樣，并在時鐘信號CK2(CK2D)為“I”的時期期間執(zhí)行該信號的相加和積分。第二積分器在時鐘信號CK2 (CK2D)為“I”的時期期間對信號進行采樣，并在時鐘信號CKl(CKlD)為“I”的時期期間執(zhí)行該信號的相加和積分。第一積分器中的基準(zhǔn)電容器C3PA、C3PB、C3MA以及C3MB的底板的電壓由輸出Y、輸出Y的反轉(zhuǎn)信號YX以及時鐘信號CK2D控制。在第一積分器對信號進行采樣的時期中，由于時鐘信號CK2D為"0 "，因而電容器C3PA和C3MB的底板的電壓被設(shè)定為地電壓(0 (V))，電容器C3PB和C3MA的底板的電壓被設(shè)定為基準(zhǔn)電壓Vref。接下來，當(dāng)時鐘信號CK2D轉(zhuǎn)變到為“I”的時期時，并且當(dāng)輸出Y為“I”時，電容器C3PA的底板的電壓從地電壓(O(V))改變?yōu)榛鶞?zhǔn)電壓Vref，電容器C3MA的底板的電壓從基準(zhǔn)電壓Vref改變?yōu)榈仉妷?O(V))。要注意，電容器C3PB的底板的電壓保持為基準(zhǔn)電壓Vref，并且電容器C3MB的底板的電壓保持為地電壓(0(V))。因此，如上所述，運算放大器OPAl中的輸入節(jié)點的電位收斂到共模電位VCM。另一方面，當(dāng)時鐘信號CK2D轉(zhuǎn)變到為“I”的時期時，并且當(dāng)反轉(zhuǎn)信號YX為“I”時，電容器C3PB的底板的電壓從基準(zhǔn)電壓Vref改變?yōu)榈仉妷?0 (V))，電容器C3MB的底板的電壓從地電壓(O(V))改變?yōu)榛鶞?zhǔn)電壓Vref。要注意，電容器C3PA的底板的電壓保持在地電壓(0 (V))，電容器C3MA的底板的電壓保持在基準(zhǔn)電壓Vref。因此，如上所述，運算放大器OPAl中的輸入節(jié)點的電位收斂到共模電位VCM。相似地，第二積分器中的基準(zhǔn)電容器C5PA、C5PB、C5MA以及C5MB的底板的電壓由輸出Y、輸出Y的反轉(zhuǎn)信號YX以及時鐘信號CKlD來控制。在第二積分器對信號進行采樣的時期，由于時鐘信號CKlD為"0 "，因而電容器C5PA和C5MB的底板的電壓被設(shè)定為地電壓(O(V))，電容器C5PB和C5MA的底板的電壓被設(shè)定為基準(zhǔn)電壓Vref。接下來，當(dāng)時鐘信號CKlD轉(zhuǎn)變到為“I”的時期時，并且當(dāng)輸出Y為“I”時，電容器C5PA的底板的電壓從地電壓(O(V))改變?yōu)榛鶞?zhǔn)電壓Vref，電容器C5MA的底板的電壓從基準(zhǔn)電壓Vref改變?yōu)榈仉妷?O(V))。要注意，電容器C5PB的底板的電壓保持在基準(zhǔn)電壓Vref，電容器C5MB的底板的電壓保持在地電壓(0(V))。因此，如上所述，運算放大器0PA2中的輸入節(jié)點的電位收斂到共模電位VCM。另一方面，當(dāng)時鐘信號CKlD轉(zhuǎn)變到為“I”的時期時，并且當(dāng)反轉(zhuǎn)信號YX為“I”時，電容器C5PB的底板的電壓從基準(zhǔn)電壓Vref改變?yōu)榈仉妷?0 (V))，電容器C5MB的底板的電壓從地電壓(O(V))改變?yōu)榛鶞?zhǔn)電壓Vref。要注意，電容器C5PA的底板的電壓保持在地電壓(0(V))，電容器C5MA的底板的電壓保持在基準(zhǔn)電壓Vref。因此，如上所述，運算放大器0PA2中的輸入節(jié)點的電位收斂到共模電位VCM。如上所述，在圖4所示的A-2調(diào)制器中，無論基準(zhǔn)電壓Vref和輸入的差分模擬信號的共模電位VICM如何，運算放大器OPAl和0PA2的輸入節(jié)點的電位都變?yōu)殡娐分械墓材ｋ娢籚CM。利用圖4所示的A-2調(diào)制器，可以提供能夠輸入具有任何共模電位的差分模擬信號以及能夠設(shè)定任何基準(zhǔn)電壓的A-2A/D轉(zhuǎn)換器。圖5是圖示圖4所示的A-2調(diào)制器的操作流程的視圖。在圖5中，參考字符CKl、CK1D、CK2以及CK2D分別表示時鐘信號，參考字符SICA和SIOA分別表示第一積分器的操作和輸出，并且參考字符SICB和SIOB分別表示第二積分器的操作和輸出。參考字符CMPO表示比較器的輸出，參考字符DFFO表示D觸發(fā)器的輸出。參考字符FBB表不去往第二積分器的反饋信號,參考字符FBA表不去往第一積分器的反饋信號。如上所述，在圖4所示的A-2調(diào)制器中，在時鐘信號CKl (CKlD)為“I”的時期期間，第一積分器對信號進行采樣，第二積分器執(zhí)行信號的相加和積分。另外，在時鐘信號CK2 (CK2D)為“ I”的時期期間，第一積分器執(zhí)行信號的相加和積分，第二積分器對信號進行采樣。首先，在時間Tl處,第一積分器對第一信號進行米樣(SI)。在后續(xù)時間T2,第一積分器執(zhí)行第一信號的相加和積分(Il)。另外,與第一積分器執(zhí)行的相加和積分(Il)同時地，第二積分器對第一信號(第一積分器的輸出)進行米樣(SI)。在后續(xù)時間T3,第一積分器對第二信號進行米樣(S2),第二積分器執(zhí)行第一信號的相加和積分(II)。在后續(xù)時間T4處,第一積分器執(zhí)行第二信號的相加和積分(12)。另外，與第一積分器執(zhí)行的相加和積分(12)同時地，第二積分器對第二信號進行采樣(S2)。此時，剛好在時間T4之前，比較器CMP確定第二積分器的輸出信號SIOB的符號(正/負)。在這種情況下，D觸發(fā)器FF被設(shè)定為通過狀態(tài)(through state)，并用比較器CMP的輸出CMPO來更新D觸發(fā)器FF的輸出DFF0。通過D觸發(fā)器FF的更新輸出DFF0，反饋值FBB被提供到轉(zhuǎn)變?yōu)閳?zhí)行信號的采樣(S2)的第二積分器。這樣，該輸出值在一個周期之后被反饋到第二積分器。在后續(xù)時間T5,第一積分器對第三信號進行米樣(S3),第二積分器執(zhí)行第二信號的相加和積分(12)。在由第一積分器執(zhí)行的信號的采樣中，反饋值FBA通過D觸發(fā)器FF的先前更新的輸出DFFO而被供應(yīng)到第一積分器。這樣，輸出值在兩個周期之后被反饋到第一積分器。隨后在時間T6、T7、...重復(fù)上述操作，從而執(zhí)行輸入的差分模擬信號的A/D轉(zhuǎn)換。要注意，在上述說明中，I位二階A-2調(diào)制器被作為示例來描述，但本實施例不限于此。該實施例也能夠應(yīng)用于設(shè)置有A-2調(diào)制器的A-2A/D轉(zhuǎn)換器，所述A-2調(diào)制器具有不同的位寬和不同的傳遞函數(shù)。當(dāng)與調(diào)制器的輸出相對應(yīng)的信號與算術(shù)運算電路中的輸入信號相加或相減時，互補地切換第三電容器和第四電容器的連接以及第五電容器和第六電容器的連接，使得增加到算術(shù)運算器的輸入節(jié)點的電荷量變?yōu)橄嗤?，即使基?zhǔn)電壓被設(shè)定為任何電壓。因此，由于算術(shù)運算器的輸入節(jié)點的電位收斂到該電路的共模電位，因而能夠輸入任何共模電位的差分模擬信號，并能夠設(shè)定任何基準(zhǔn)電壓。
權(quán)利要求
1.一種A/D轉(zhuǎn)換器，該A/D轉(zhuǎn)換器是將輸入的差分模擬信號轉(zhuǎn)換成數(shù)字數(shù)據(jù)的Λ-Σ型A/D轉(zhuǎn)換器，該A/D轉(zhuǎn)換器包括 調(diào)制器，其執(zhí)行所述差分模擬信號的△_ Σ調(diào)制；以及 抽取濾波器，其基于所述調(diào)制器的輸出生成所述數(shù)字數(shù)據(jù)； 其中，所述調(diào)制器包括至少一個算術(shù)運算電路，所述算術(shù)運算電路包括 第一電容器和第二電容器，其中的每一個電容器對輸入信號進行米樣； 第三電容器和第四電容器，其中的每一個電容器具有連接至所述第一電容器的第一電極的第一電極，并執(zhí)行第一基準(zhǔn)電壓或與所述第一基準(zhǔn)電壓不同的第二基準(zhǔn)電壓的采樣；第五電容器和第六電容器，其中的每一個電容器具有連接至所述第二電容器的第一電極的第一電極，并執(zhí)行所述第一基準(zhǔn)電壓或所述第二基準(zhǔn)電壓的采樣；以及 算術(shù)運算器，其通過在由所述第一電容器采樣的電荷與由所述第三電容器和所述第四電容器采樣的電荷之間執(zhí)行相加或相減來獲得第一相加或相減結(jié)果，并通過在由所述第二電容器米樣的電荷與由所述第五電容器和所述第六電容器米樣的電荷之間執(zhí)行相加或相減來獲得第二相加或相減結(jié)果，從而對所述第一相加或相減結(jié)果進行積分以輸出第一積分結(jié)果，并且對所述第二相加或相減結(jié)果進行積分以輸出第二積分結(jié)果。
2.根據(jù)權(quán)利要求I所述的A/D轉(zhuǎn)換器，該A/D轉(zhuǎn)換器交替重復(fù) 第一狀態(tài)，其中，所述第三電容器和所述第四電容器中的一個的第二電極連接至所述第一基準(zhǔn)電壓，所述第三電容器和所述第四電容器中的另一個的第二電極連接至所述第二基準(zhǔn)電壓，所述第五電容器和所述第六電容器中的一個的第二電極連接至所述第一基準(zhǔn)電壓，并且所述第五電容器和所述第六電容器中的另一個的所述第二電極連接至所述第二基準(zhǔn)電壓，以及 第二狀態(tài)，其中，根據(jù)基于所述調(diào)制器的輸出的反饋信號，所述第三電容器和所述第四電容器的每一個的第二電極連接至所述第一基準(zhǔn)電壓，并且所述第五電容器和所述第六電容器的每一個的第二電極連接至所述第二基準(zhǔn)電壓，或者所述第三電容器和所述第四電容器的每一個的第二電極連接至所述第二基準(zhǔn)電壓，并且所述第五電容器和所述第六電容器的每一個的第二電極連接至所述第一基準(zhǔn)電壓。
3.根據(jù)權(quán)利要求2所述的A/D轉(zhuǎn)換器， 其中，所述調(diào)制器包括多個所述算術(shù)運算電路；以及 當(dāng)串聯(lián)布置的多個所述算術(shù)運算電路中的一個被設(shè)定于所述第一狀態(tài)時，其它算術(shù)運算電路被設(shè)定于所述第二狀態(tài)。
4.根據(jù)權(quán)利要求I所述的A/D轉(zhuǎn)換器， 其中，所述算術(shù)運算電路交替重復(fù)采樣狀態(tài)和算術(shù)運算狀態(tài)； 在所述采樣狀態(tài)下，所述第三電容器和所述第六電容器的每一個的第二電極連接至所述第一基準(zhǔn)電壓，所述第四電容器和所述第五電容器的每一個的第二電極連接至所述第二基準(zhǔn)電壓； 在所述算術(shù)運算狀態(tài)下執(zhí)行相加的情況下，所述第三電容器和所述第四電容器的每一個的第二電極連接至所述第一基準(zhǔn)電壓，所述第五電容器和所述第六電容器的每一個的第二電極連接至所述第二基準(zhǔn)電壓；并且 在所述算術(shù)運算狀態(tài)下執(zhí)行相減的情況下，所述第三電容器和所述第四電容器的每一個的第二電極連接至所述第二基準(zhǔn)電壓，所述第五電容器和所述第六電容器的每一個的第二電極連接至所述第一基準(zhǔn)電壓。
5.根據(jù)權(quán)利要求I所述的A/D轉(zhuǎn)換器， 其中，所述算術(shù)運算器包括全差分運算放大器，包括負側(cè)輸入節(jié)點，其經(jīng)由第一開關(guān)連接至所述第一電容器、所述第三電容器以及所述第四電容器的每一個的第一電極；以及正側(cè)輸入節(jié)點，其經(jīng)由第二開關(guān)連接至所述第二電容器、所述第五電容器以及所述第六電容器的每一個的第一電極；第七電容器，其連接在所述全差分運算放大器的所述負側(cè)輸入節(jié)點與正側(cè)輸出節(jié)點之間；以及 第八電容器，其連接在所述全差分運算放大器的所述正側(cè)輸入節(jié)點與負側(cè)輸出節(jié)點之間。
6.根據(jù)權(quán)利要求I所述的A/D轉(zhuǎn)換器， 其中，所述算術(shù)運算器，包括 全差分運算放大器，包括負側(cè)輸入節(jié)點，連接至所述第一電容器、所述第三電容器以及所述第四電容器的每一個的第一電極；以及正側(cè)輸入節(jié)點，連接至所述第二電容器、所述第五電容器以及所述第六電容器的每一個的第一電極； 第一開關(guān)和第七電容器，其串聯(lián)連接在所述全差分運算放大器的所述負側(cè)輸入節(jié)點與正側(cè)輸出節(jié)點之間； 第二開關(guān)，其連接在所述全差分運算放大器的所述負側(cè)輸入節(jié)點與所述正側(cè)輸出節(jié)點之間； 第三開關(guān)和第八電容器，其串聯(lián)連接在所述全差分運算放大器的所述正側(cè)輸入節(jié)點與負側(cè)輸出節(jié)點之間；以及 第四開關(guān)，其連接在所述全差分運算放大器的所述正側(cè)輸入節(jié)點與所述負側(cè)輸出節(jié)點之間。
7.根據(jù)權(quán)利要求5所述的A/D轉(zhuǎn)換器， 其中，所述調(diào)制器包括多個算術(shù)運算電路，其中所述算術(shù)運算電路的至少一個的算術(shù)運算器包括 全差分運算放大器，包括負側(cè)輸入節(jié)點，連接至所述第一電容器、所述第三電容器以及所述第四電容器的每一個的第一電極；以及正側(cè)輸入節(jié)點，連接至所述第二電容器、所述第五電容器以及所述第六電容器的每一個的第一電極； 第三開關(guān)和第九電容器，其串聯(lián)連接在所述全差分運算放大器的所述負側(cè)輸入節(jié)點與正側(cè)輸出節(jié)點之間； 第四開關(guān)，其連接在所述全差分運算放大器的所述負側(cè)輸入節(jié)點與所述正側(cè)輸出節(jié)點之間； 第五開關(guān)和第十電容器，其串聯(lián)連接在所述全差分運算放大器的所述正側(cè)輸入節(jié)點與負側(cè)輸出節(jié)點之間；以及 第六開關(guān)，其連接在所述全差分運算放大器的所述正側(cè)輸入節(jié)點與所述負側(cè)輸出節(jié)點之間。
8.根據(jù)權(quán)利要求I所述的A/D轉(zhuǎn)換器，其中，所述調(diào)制器包括多個所述算術(shù)運算電路， 第一級的所述算術(shù)運算電路的所述算術(shù)運算器包括 全差分運算放大器，包括負側(cè)輸入節(jié)點，連接至所述第一電容器、所述第三電容器以及所述第四電容器的每一個的第一電極；以及正側(cè)輸入節(jié)點，連接至所述第二電容器、所述第五電容器以及所述第六電容器的每一個的第一電極； 第一開關(guān)和第七電容器，其串聯(lián)連接在所述全差分運算放大器的所述負側(cè)輸入節(jié)點與正側(cè)輸出節(jié)點之間； 第二開關(guān)，其連接在所述全差分運算放大器的所述負側(cè)輸入節(jié)點與所述正側(cè)輸出節(jié)點之間； 第三開關(guān)和第八電容器，其串聯(lián)連接在所述全差分運算放大器的所述正側(cè)輸入節(jié)點與負側(cè)輸出節(jié)點之間； 第四開關(guān)，其連接在所述全差分運算放大器的所述正側(cè)輸入節(jié)點與所述負側(cè)輸出節(jié)點之間，以及 所述第一級后續(xù)的每一個級的所述算術(shù)運算電路的算術(shù)運算器包括全差分運算放大器，包括負側(cè)輸入節(jié)點，其經(jīng)由第五開關(guān)連接至所述第一電容器、所述第三電容器以及所述第四電容器的每一個的第一電極；以及正側(cè)輸入節(jié)點，其經(jīng)由第六開關(guān)連接至所述第二電容器、所述第五電容器以及所述第六電容器的每一個的第一電極；第九電容器，其連接在所述全差分運算放大器的所述負側(cè)輸入節(jié)點與正側(cè)輸出節(jié)點之間； 第十電容器，其連接在所述全差分運算放大器的所述正側(cè)輸入節(jié)點與負側(cè)輸出節(jié)點之間。
9.根據(jù)權(quán)利要求I所述的A/D轉(zhuǎn)換器，其中，所述第一基準(zhǔn)電壓為地電壓，所述第二基準(zhǔn)電壓為要參考的電壓。
全文摘要
本發(fā)明涉及A/D轉(zhuǎn)換器。在Δ-ΣA/D轉(zhuǎn)換器的Δ-Σ調(diào)制器中提供的算術(shù)運算電路包括分別設(shè)置在運算放大器的正側(cè)輸入節(jié)點和負側(cè)輸入節(jié)點處的兩個基準(zhǔn)電容器。當(dāng)與調(diào)制器的輸出相對應(yīng)的信號與輸入信號相加或相減時，通過互補地切換正側(cè)輸入節(jié)點和負側(cè)輸入節(jié)點處的基準(zhǔn)電容器的連接，使得增加到運算放大器的輸入節(jié)點的電荷量總是相同，而無論基準(zhǔn)電壓如何，從而使運算放大器的輸入節(jié)點的電位收斂到該電路的共模電位。
文檔編號H03M3/02GK102983865SQ20121027549
公開日2013年3月20日 申請日期2012年7月31日 優(yōu)先權(quán)日2011年9月2日
發(fā)明者有賀健太, 宮崎敬史, 戶村宏行 申請人:富士通半導(dǎo)體股份有限公司