專利名稱：零倒灌電流的信號高速輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明電路領(lǐng)域，特別是涉及一種零倒灌電流的信號高速輸出電路。
背景技術(shù)：
現(xiàn)有PMOS管的結(jié)構(gòu)通常如圖I所示，在一塊P型薄硅片的P型區(qū)上，以N阱(N-WELL)作為襯底，在N阱上擴散兩個高濃度雜質(zhì)的P型區(qū)P+，分別作為PMOS輸出管的源極S和漏極D，再在硅片表面覆蓋一層絕緣物，然后再用金屬鋁引出一個柵極G，由此即形成了 PMOS管。由于PMOS管的源極S與漏極D結(jié)構(gòu)的對稱性，故當(dāng)PMOS管應(yīng)用在某些具體電路中時，會出現(xiàn)倒灌電流的情形。例如，在多電源域的電路系統(tǒng)中，當(dāng)一包含由諸如NMOS管及PMOS管串接的電路芯片處于休眠狀態(tài)時，該電路芯片的電源會被置0，如果由NMOS管及PMOS管串接的電路是該電路芯片的輸入級，盡管電源被置0，但該電路芯片的輸入信號是其前一級電路的輸出信號或者是其他設(shè)備的輸出信號，故輸入信號可能并不會為0，由此就會導(dǎo)致該PMOS管出現(xiàn)倒灌電流；如果由NMOS管及PMOS管串接的電路是該電路芯片的輸出級，盡管電源被置0，但該電路芯片的輸出端所連接的電路的信號可能不為0，此種情形同樣導(dǎo)致該PMOS管出現(xiàn)倒灌電流。具體如圖2所示，該圖2中的PMOS管與NMOS管的連接點連接其他電路，該其他電路的信號為Vin。當(dāng)該電路芯片處于休眠狀態(tài)時，該PMOS管的漏極D接地，若信號Vin的電壓超過PMOS導(dǎo)通閾值時，由此，該PMOS管的源極與漏極的工作方式將發(fā)生逆轉(zhuǎn)，即在該PMOS管中會形成倒灌漏電流Ileakage，若該PMOS管的尺寸大，則該倒灌漏電流Ileakage也會很大，進而會導(dǎo)致該電路芯片的功耗過大。為了解決PMOS管電流倒灌的問題，在公開號為CN101840908A的中國專利文獻中 提出了一種在輸入上拉情況下，防止倒灌電流的電路，但是該電路僅適用于PMOS管連接輸入信號的情形。此外，在專利號為7394633B2的美國專利文獻中提出了一種通過檢測偏置極性來改變功率MOSFET的偏置，從而防止倒灌的方法。但是該方法只有在電路有工作電流的情況下才能防止電流倒灌。再有，在專利號為5150186的美國專利文獻中采用NativeNMOS管串聯(lián)一個PMOS管的方法(如圖3所示)來緩解休眠時倒灌漏電流的問題和輸出速度的問題，然而這種方法休眠時的倒灌反向電流依舊會達(dá)到10uA，并不能完全解決漏電流的問題；而且，由于PMOS輸出管靜電放電保護和輸出能力的原因，所占硅片面積很大，該方法會使硅片面積幾乎翻倍。

發(fā)明內(nèi)容
鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種零倒灌電流的信號高速輸出電路。為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種零倒灌電流的信號高速輸出電路，其包括由上拉管及下拉管串接的串接電路，其中，所述上拉管與所述下拉管均為N型晶體管，且兩者的連接點作為信號的輸出端，所述上拉管的一端連接電源；與所述下拉管連接的第一控制電路，用于控制所述下拉管的導(dǎo)通以便所述輸出端輸出低電平；以及與所述上拉管連接的第二控制電路，用于提供高于所述電源電壓的電壓來控制所述上拉管的導(dǎo)通以便所述輸出端輸出高電平。優(yōu)選地，所述第二控制電路包括能將電源電壓自舉至2倍電源電壓的自舉電路；更為優(yōu)選地，所述自舉電路包括電容。 優(yōu)選地，所述第二控制電路還包括電荷泵電路。如上所述，本發(fā)明的零倒灌電流的信號高速輸出電路，具有以下有益效果能高速輸出數(shù)字信號，且在電路處于休眠狀態(tài)時，也無倒灌電流。


圖I顯示為PMOS管的結(jié)構(gòu)示意圖。圖2顯示為PMOS管所屬的電路芯片休眠時的倒灌電流示意圖。圖3顯示為現(xiàn)有實現(xiàn)零漏電的電路結(jié)構(gòu)示意圖。圖4顯示為本發(fā)明的零倒灌電流的信號高速輸出電路示意圖。圖5a與5b顯示為本發(fā)明的零倒灌電流的信號高速輸出電路的工作過程示意圖。圖6顯示為本發(fā)明的零倒灌電流的信號高速輸出電路的各節(jié)點電壓示意圖。圖7顯示為本發(fā)明的零倒灌電流的信號高速輸出電路休眠時的串接電路等效電路不意圖。元件標(biāo)號說明I零倒灌電流的信號高速輸出電路11串接電路12第一控制電路13第二控制電路
具體實施例方式以下由特定的具體實施例說明本發(fā)明的實施方式，熟悉此技術(shù)的人士可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點及功效。請參閱圖4至圖7。須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供熟悉此技術(shù)的人士了解與閱讀，并非用以限定本發(fā)明可實施的限定條件，故不具技術(shù)上的實質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本發(fā)明所能產(chǎn)生的功效及所能達(dá)成的目的下，均應(yīng)仍落在本發(fā)明所揭示的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。同時，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語，亦僅為便于敘述的明了，而非用以限定本發(fā)明可實施的范圍，其相對關(guān)系的改變或調(diào)整，在無實質(zhì)變更技術(shù)內(nèi)容下，當(dāng)亦視為本發(fā)明可實施的范疇。如圖所示，本發(fā)明提供一種零倒灌電流的信號高速輸出電路。該零倒灌電流的信號高速輸出電路I包括串接電路11、第一控制電路12及第二控制電路13。所述串接電路11由上拉管及下拉管串接而成，其中，所述上拉管與所述下拉管均為N型晶體管，且兩者的連接點作為信號的輸出端，所述上拉管的一端連接電源。例如，如圖4所示，所述串接電路11由上拉管匪I及下拉管NMO串接形成，其中，上拉管匪I及下拉管NMO的連接點作為信號DO的輸出端，上拉管匪I連接電源電壓Vdd，下拉管NMO連接地。優(yōu)選地，所述上拉管NMl及下拉管NMO均為NM0SFET管。需要說明的是，本領(lǐng)域技術(shù)人員應(yīng)該理解，上述所示上拉管與下拉管僅僅只是列示，而非對本發(fā)明的限制，事實上，上拉管可包含由多個晶體管構(gòu)成的N型晶體管，下拉管也可包含由多個晶體管構(gòu)成的N型晶體管等。所述第一控制電路12與所述下拉管連接，用于控制所述下拉管的導(dǎo)通以便所述輸出端輸出低電平。例如，如圖4所示，所述第一控制電路12由兩個串接的反相器構(gòu)成，其中，第一個反相器輸入端接入信號DI、輸出端連接第二個反相器，第二個反相器的輸出端連接下拉管NMO的柵極。當(dāng)信號DI為高電平(例如電源電壓Vdd)時，則第二個反相器輸出高電平，使得所述下拉管NMO導(dǎo)通，由此,輸出信號DO為低電平。所述第二控制電路13與所述上拉管連接，用于提供高于所述電源電壓的電壓來控制所述上拉管的導(dǎo)通以便所述輸出端輸出高電平。需要說明的是，本領(lǐng)域技術(shù)人員應(yīng)該理解，上述所示第一控制電路僅僅只是列示，而非對本發(fā)明的限制，事實上，任何能控制所述下拉管的導(dǎo)通以便所述輸出端輸出低電平、以及控制所述下拉管關(guān)斷以便所述輸出端輸出高電平的電路，均包含在本發(fā)明的范圍內(nèi)。作為一種優(yōu)選方式，所述第二控制電路13包括能將電源電壓自舉至2倍電源電壓的自舉電路。例如，如圖4所示，所述自舉電路包括電容Cl、PMOS管PMUNM0S管匪2與匪3。其中，電容Cl的一端連接第一個反相器的輸出端、另一端連接PMOS管PMl的漏極；PM0S管PMl的源極連接上拉管匪I、柵極連接第二個反相器的輸出端；NM0S管匪2的柵極連接PMOS管PMl的柵極、漏極連接PMOS管PMl的源極、源極接地；NM0S管NM3的柵極連接第一反相器的輸入端、漏極連接電源電壓Vdd、源極連接PMOS管PMl的漏極。當(dāng)?shù)谝粋€反相器接入的信號DI為高電平時，NMOS管匪3導(dǎo)通，電源電壓Vdd通過NMOS管匪3向電容Cl充電，使得點C的電壓為電源電壓Vdd ；當(dāng)信號DI由高電平跳變?yōu)榈碗娖降乃查g，與第一個反相器輸出端相連的電容Cl的一端電壓跳變?yōu)殡娫措妷篤dd,由于電容Cl兩端電壓不能發(fā)生突變，故點C的電壓上升至2Vdd，即實現(xiàn)了電壓自舉。此時，由于PMOS管PMl導(dǎo)通，故點B的電壓也為2Vdd，從而上拉管匪I充分導(dǎo)通，輸出足夠的電流，使得輸出信號DO的電位快速轉(zhuǎn)為Vdd。需要說明的是，本領(lǐng)域技術(shù)人員應(yīng)該理解，上述所示自舉電路僅僅只是列示，而非對本發(fā)明的限制，事實上，任何能將電源電壓自舉至2倍電源電壓的自舉電路，均包含在本發(fā)明的范圍內(nèi)。 作為另一種優(yōu)選方式，所述第二控制電路13還包括電荷泵電路。如圖4所示,所述電荷泵電路包括電荷泵、反相器及PMOS管PMO。其中，所述電荷泵用于將電源電壓Vdd抬高至電壓Vddp，該電壓Vddp大于Vdd+Vtn (Vtn為NM0SFET管從關(guān)斷道導(dǎo)通所需要的閾值電壓)；所述反相器的輸入端連接第一控制電路12中的第一個反相器的輸出端、其輸出端連接PMOS管PMO的柵極；PM0S管PMO的漏極連接電荷泵的輸出端、源極連接上拉管匪I的柵極。當(dāng)?shù)谝豢刂齐娐?2中的第一個反相器的輸出端輸出高電平時，電荷泵電路中的反相器輸出低電平，使得PMOS管PMO導(dǎo)通，由于該PMOS管PMO的漏極未電荷泵的輸出電壓Vddp，則上拉管匪1在該電壓Vddp的控制下充分導(dǎo)通，輸出足夠的電流，使得輸出信號DO的電位為Vdd。需要說明的是，本領(lǐng)域技術(shù)人員應(yīng)該理解，上述電荷泵電路僅僅只是列示，而非對本發(fā)明的限制，事實上，任何能將電源電壓抬升至高于Vdd+Vtn的電荷泵電路，均包含在本發(fā)明的范圍內(nèi)。此外，本領(lǐng)域技術(shù)人員應(yīng)該理解，上述第二控制電路也僅僅只是列示，而非對本發(fā)明的限制，事實上，任何能提供高于所述電源電壓的電壓來控制所述上拉管的導(dǎo)通以便所述輸出端輸出高電平的控制電路，例如，能將電源電壓自舉至3倍電源電壓等的自舉電路等，均應(yīng)包含在本發(fā)明的范圍內(nèi)。以下將對圖4所示的零倒灌電流的信號高速輸出電路I的工作過程予以詳細(xì)描述。請參見圖5a，當(dāng)?shù)谝粋€反相器接入的信號DI的電壓為Vdd時，NMOS管匪3導(dǎo)通，電源通過NMOS管匪3向電容Cl充電，使得電容Cl被充電到電源電壓Vdd，上拉管匪I的柵極B被NMOS管NM2下拉到“0”，PMOS管PMO、PMl及上拉管NMl為關(guān)斷狀態(tài)，下拉管NMO的柵極A點電壓為Vdd，輸出端的輸出信號DO被下拉管NMO下拉到“O”。該種情形下電路中的各個節(jié)點的信號如圖6所示。再請參見圖5b，當(dāng)?shù)谝粋€反相器的輸入端接入的信號DI由“I”變?yōu)椤?”的瞬間， 點C的電壓被自舉到2*Vdd，NM0S管NM3關(guān)斷，PMOS管PMl導(dǎo)通，上拉管NMl的柵極電位被拉到2*Vdd，使上拉管匪I導(dǎo)通，下拉管NMO的柵極A被下拉到“0”，NMO關(guān)斷，輸出端的輸出信號DO被快速上拉到電壓Vdd，此時PMOS管PMO開始導(dǎo)通，將B點拉到Vddp，從而補充點B的漏電荷。進而使得輸出端的輸出信號DO保持被上拉到電壓Vdd。此種情形下電路各個節(jié)點的信號如圖6所示。當(dāng)上述零倒灌電流的信號高速輸出電路I處于休眠狀態(tài)時，串接電路11的等效電路如圖7所示，此時，電源電壓被置為“0”，上拉管匪I與下拉管NMO均處于反偏狀態(tài)，漏電流為零。綜上所述，本發(fā)明的零倒灌電流的信號高速輸出電路能高速輸出信號，且在休眠時(即電源電壓為零時)，即使輸出端所連接的電路有電位時，也不會在本發(fā)明的電路中出現(xiàn)漏電流。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
權(quán)利要求
1.一種零倒灌電流的信號高速輸出電路，其特征在于，所述零倒灌電流的信號高速輸出電路至少包括 由上拉管及下拉管串接的串接電路，其中，所述上拉管與所述下拉管均為N型晶體管，且兩者的連接點作為信號的輸出端，所述上拉管的一端連接電源； 與所述下拉管連接的第一控制電路，用于控制所述下拉管的導(dǎo)通以便所述輸出端輸出低電平； 與所述上拉管連接的第二控制電路，用于提供高于所述電源電壓的電壓來控制所述上拉管的導(dǎo)通以便所述輸出端輸出高電平。
2.根據(jù)權(quán)利要求I所述的零倒灌電流的信號高速輸出電路，其特征在于所述第一控制電路包括反相器。
3.根據(jù)權(quán)利要求I所述的零倒灌電流的信號高速輸出電路，其特征在于所述第二控制電路包括能將電源電壓自舉至2倍電源電壓的自舉電路。
4.根據(jù)權(quán)利要求3所述的零倒灌電流的信號高速輸出電路，其特征在于所述自舉電路包括電容。
5.根據(jù)權(quán)利要求I所述的零倒灌電流的信號高速輸出電路，其特征在于所述第二控制電路包括電荷泵電路。
6.根據(jù)權(quán)利要求I所述的零倒灌電流的信號高速輸出電路，其特征在于所述N型晶體管包括NMOSFET管。
全文摘要
本發(fā)明提供一種零倒灌電流的信號高速輸出電路，其至少包括由上拉管及下拉管串接的串接電路，其中，所述上拉管與所述下拉管均為N型晶體管，且兩者的連接點作為信號的輸出端，所述上拉管的一端連接電源；與所述下拉管連接的第一控制電路，用于控制所述下拉管的導(dǎo)通以便所述輸出端輸出低電平；以及與所述上拉管連接的第二控制電路，用于提供高于所述電源電壓的電壓來控制所述上拉管的導(dǎo)通以便所述輸出端輸出高電平。本發(fā)明的電路能高速輸出數(shù)字信號，且電路在休眠狀態(tài)下也無倒灌電流。
文檔編號H03K19/003GK102684670SQ20121017166
公開日2012年9月19日 申請日期2012年5月29日 優(yōu)先權(quán)日2012年5月29日
發(fā)明者程晉, 許剛 申請人:上海山景集成電路技術(shù)有限公司