專利名稱：半導體器件的制作方法
技術(shù)領域：
本發(fā)明的示例性實施例涉及ー種半導體設計技術(shù)，更具體而言，涉及ー種包括用以支持預加重(pre-emphasis)操作的數(shù)據(jù)輸出電路的半導體器件。
背景技術(shù)：
圖7是現(xiàn)有的數(shù)據(jù)輸出電路的框圖。參見圖7，現(xiàn)有的數(shù)據(jù)輸出電路包括預主驅(qū)動單元700和主驅(qū)動單元720。預主驅(qū)動單元700被配置為將輸出數(shù)據(jù)0UT_DATA反相并驅(qū)動。主驅(qū)動單元720被配置為將預主驅(qū)動單元700的輸出數(shù)據(jù)驅(qū)動到數(shù)據(jù)輸出焊盤DQ0照此，現(xiàn)有的數(shù)據(jù)輸出電路在沒有預加重操作的情況下簡單地將輸出數(shù)據(jù)0UT_DATA驅(qū)動到數(shù)據(jù)輸出焊盤DQ。因此，數(shù)據(jù)輸出電路根據(jù)輸出數(shù)據(jù)0UT_DATA的模式而輸出不同擺幅的電壓，如在圖6A和圖6B(現(xiàn)有技木)的數(shù)據(jù)輸出焊盤DQ的電壓電平波形中所示出的那樣。S卩，在輸出數(shù)據(jù)0UT_DATA快速地在模式“ 0 ”與“ I”之間變化的時段A或C期間，數(shù)據(jù)輸出焊盤DQ的電壓電平在比電源電壓VDD低一定量的電壓電平與比接地電壓VSS高一定量的電壓電平之間擺動。然而，在輸出數(shù)據(jù)0UT_DATA的模式“0”或“I”保持一定時間或更長時間的時段B期間，數(shù)據(jù)輸出焊盤DQ的電壓電平在電源電壓VDD與接地電壓VSS之間擺動。如此，現(xiàn)有的數(shù)據(jù)輸出電路的擺幅可能根據(jù)輸出數(shù)據(jù)0UT_DATA的模式而不規(guī)則地變化。因此，在數(shù)據(jù)輸出通道中可能由符號間干擾(ISI)而降低抖動特性。

發(fā)明內(nèi)容
本發(fā)明的一個實施例針對ー種用于支持預加重操作的數(shù)據(jù)輸出電路。本發(fā)明的另ー個實施例針對ー種能夠響應于連續(xù)輸入的輸出數(shù)據(jù)的邏輯電平而自動應用預加重操作的數(shù)據(jù)輸出電路。本發(fā)明的另ー個實施例針對ー種無論輸出數(shù)據(jù)的頻率變化如何都能夠自動地設定最佳預加重操作時段的數(shù)據(jù)輸出電路。根據(jù)本發(fā)明的一個實施例，一種半導體器件包括:主驅(qū)動單元，所述主驅(qū)動單元被配置為將并行施加的第一數(shù)據(jù)和第二數(shù)據(jù)串行化，并將串行化數(shù)據(jù)輸出給數(shù)據(jù)輸出焊盤；以及輔助驅(qū)動單元，所述輔助驅(qū)動單元被配置為在所述第一數(shù)據(jù)和所述第二數(shù)據(jù)具有不同邏輯電平的時段內(nèi)驅(qū)動所述數(shù)據(jù)輸出焊盤。
根據(jù)本發(fā)明的另ー個實施例，一種半導體器件包括:主驅(qū)動單元，所述主驅(qū)動單元被配置為接收輸出數(shù)據(jù)并驅(qū)動數(shù)據(jù)輸出焊盤；以及輔助驅(qū)動單元，所述輔助驅(qū)動單元被配置為，當所述輸出數(shù)據(jù)和延遲數(shù)據(jù)具有不同邏輯電平時驅(qū)動所述數(shù)據(jù)輸出焊盤，其中所述延遲數(shù)據(jù)是響應于源時鐘信號基于數(shù)據(jù)輸出時段來延遲所述輸出數(shù)據(jù)而獲得的。


圖1是說明用于支持預加重操作的數(shù)據(jù)輸出電路的框圖。圖2A是根據(jù)本發(fā)明的第一實施例的用于支持預加重操作的數(shù)據(jù)輸出電路的框圖。圖2B和圖2C是圖2A所示的輔助驅(qū)動單元的框圖。圖3A和圖3B是根據(jù)本發(fā)明的第一實施例的圖2B和圖2C中的邏輯電平檢測器的詳細電路圖。圖3C是根據(jù)本發(fā)明的第一實施例的圖2B中的預輔助驅(qū)動器的詳細電路圖。圖4A是說明根據(jù)本發(fā)明的第二實施例的用于支持預加重操作的數(shù)據(jù)輸出電路的框圖。圖4B和圖4C是圖4A所示的輔助驅(qū)動單元的框圖。圖5A和圖5B是根據(jù)本發(fā)明的第二實施例的圖4B和圖4C中的邏輯電平檢測器的詳細電路圖。圖5C是根據(jù)本發(fā)明的第二實施例的圖4B中的預輔助驅(qū)動器的詳細電路圖。圖6A和圖6B是說明根據(jù)本發(fā)明的實施例的用于支持預加重操作的數(shù)據(jù)輸出電路的操作的時序圖。圖7是現(xiàn)有的數(shù)據(jù)輸出電路的框圖。
具體實施例方式下面將參照附圖更加詳細地描述本發(fā)明的示例性實施例。然而，本發(fā)明可以用不同的方式來實施，并且不應當被理解為限于本文所提出的實施例。確切地說，提供這些實施例是為了使本說明書清楚且完整，并且將會向本領域技術(shù)人員完全傳達本發(fā)明的范圍。在本說明書中，相同的附圖標記在本發(fā)明的各個附圖和實施例中表示相同的部件。[第一實施例]圖1是說明用于支持預加重操作的數(shù)據(jù)輸出電路的框圖。參見圖1，用于支持預加重操作的數(shù)據(jù)輸出電路包括主驅(qū)動單元100和輔助驅(qū)動単元140。此時，主驅(qū)動單元100包括數(shù)據(jù)串行器102、預主驅(qū)動器104和主驅(qū)動器105。另夕卜，輔助驅(qū)動單元140包括可變延遲単元142、預輔助驅(qū)動器144和輔助驅(qū)動器145。 數(shù)據(jù)串行器102被配置為，將并行施加的第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>串行化，并輸出串行化數(shù)據(jù)SERIALIZED_DATA。預主驅(qū)動器104被配置為首先驅(qū)動串行化數(shù)據(jù)SERIALIZED_DATA。預主驅(qū)動器104可以將數(shù)據(jù)反相。主驅(qū)動器105被配置為將預主驅(qū)動器104的輸出數(shù)據(jù)驅(qū)動到數(shù)據(jù)輸出焊盤DQ。可變延遲単元142被配置為，將串行化數(shù)據(jù)SERIALIZED_DATA延遲一延遲量并輸出延遲數(shù)據(jù)，所述延遲量響應于延遲量控制信號C0NT_DLY〈1:N>而變化。預輔助驅(qū)動器144被配置為，在與串行化數(shù)據(jù)SERIALIZED_DATA和可變延遲單元142所輸出的延遲數(shù)據(jù)之間的延遲量差相對應的時段期間將串行化數(shù)據(jù)SERIALIZED_DATA反相并輸出反相數(shù)據(jù)，并且其在其他時段沒有數(shù)據(jù)輸出。輔助驅(qū)動器145被配置為，將預輔助驅(qū)動器144的輸出數(shù)據(jù)驅(qū)動到數(shù)據(jù)輸出焊盤DQ0圖1所示的數(shù)據(jù)輸出電路在主驅(qū)動單元100驅(qū)動串行化數(shù)據(jù)SERIALIZED_DATA的時間點經(jīng)由輔助驅(qū)動單元140執(zhí)行預加重操作。因此，數(shù)據(jù)輸出電路可以保持數(shù)據(jù)輸出焊盤DQ的電壓電平的擺幅不變，而不論輸出數(shù)據(jù)DATA〈N>和DATA〈N+1>的模式如何。然而，圖1的數(shù)據(jù)輸出電路通過由可變延遲単元142的延遲量確定輔助驅(qū)動單元140執(zhí)行預加重操作的時段的方式來配置。因此，當輸出數(shù)據(jù)DATA〈N>和DATA〈N+1>的操作頻率變化時，要控制可變延遲単元142的延遲量。S卩，要以輔助驅(qū)動單元140具有最佳預加重操作時段的方式來適當?shù)乜刂剖┘又量勺冄舆t單元142的延遲量控制信號C0NT_DLY〈1:N>的值。因此，雖然圖1中并未示出，但是還可以提供用于生成延遲量控制信號C0NT_DLY<1:N>并適當?shù)卦O定延遲量控制信號C0NT_DLY〈1:N>的值的電路。而且，為了使輔助驅(qū)動單元140充分地支持針對輸出數(shù)據(jù)DATA〈N>和DATA〈N+1>的各種操作頻率的有效預加重操作，可變延遲單元142所控制的延遲量的范圍要大。S卩，在根據(jù)圖1所示的方法支持預加重操作的數(shù)據(jù)輸出電路中，隨著輸出數(shù)據(jù)DATA<N>和DATA〈N+1>的操作頻率的變化范圍増大，為有效支持預加重操作所増加的電路即可變延遲單元142的面積也增加。圖2A是根據(jù)本發(fā)明的第一實施例的用于支持預加重操作的數(shù)據(jù)輸出電路的框圖。圖2B和圖2C是圖2A所示的輔助驅(qū)動單元的框圖。圖3A和圖3B是根據(jù)本發(fā)明的第一實施例的圖2B和圖2C中的邏輯電平檢測器的詳細電路圖。圖3C是根據(jù)本發(fā)明的第一實施例的圖2B中的預輔助驅(qū)動器的詳細電路圖。參見圖2A和2C，根據(jù)本發(fā)明的第一實施例的用于支持預加重操作的數(shù)據(jù)輸出電路包括主驅(qū)動單元200和輔助驅(qū)動單元240。主驅(qū)動單元200包括數(shù)據(jù)串行器202和主驅(qū)動器204、205、207和208。主驅(qū)動器204、205、207和208包括上拉預主驅(qū)動器204、上拉主驅(qū)動器205、下拉預主驅(qū)動器207和下拉主驅(qū)動器208。另外，輔助驅(qū)動單元240包括邏輯電平檢測器242和輔助驅(qū)動器244、245、247和248。輔助驅(qū)動器244、245、247和248包括上拉預輔助驅(qū)動器244、上拉輔助驅(qū)動器245、下拉預輔助驅(qū)動器247和下拉輔助驅(qū)動器248。主驅(qū)動器200被配置為，將并行施加的第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>串行化，并將串行化數(shù)據(jù)SERIALIZED_DATA輸出到數(shù)據(jù)輸出焊盤DQ。主驅(qū)動單元200的數(shù)據(jù)串行器202被配置為，將并行施加的第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>串行化，并輸出串行化數(shù)據(jù)SERIALIZED_DATA。此時，雖然附圖中并未具體示出，但數(shù)據(jù)串行化基于數(shù)據(jù)輸出電路的操作時鐘信號的觸發(fā)來確定。由于數(shù)據(jù)串行化的具體方法是公知的，因此本文省略了其詳細描述。
主驅(qū)動單元200的主驅(qū)動器204、205、207和208將數(shù)據(jù)串行器202順序地輸出的串行化數(shù)據(jù)SERIALIZED_DATA、即第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>驅(qū)動到數(shù)據(jù)輸出焊盤DQ。此時，主驅(qū)動器204、205、207和208中所包括的上拉預主驅(qū)動器204和下拉預主驅(qū)動器207驅(qū)動串行化數(shù)據(jù)SERIALIZED_DATA。另外，上拉主驅(qū)動器205和下拉主驅(qū)動器208響應于從上拉預主驅(qū)動器204和下拉預主驅(qū)動器207輸出的輸出數(shù)據(jù)PU_PMD和PD_PMD來上拉驅(qū)動和下拉驅(qū)動數(shù)據(jù)輸出焊盤DQ，即向數(shù)據(jù)輸出焊盤DQ供給電源電壓VDD和接地電壓 VSS。例如，雖然未具體地示出，但是上拉預主驅(qū)動器204和下拉預主驅(qū)動器207可以包括反相器，所述反相器被配置為將串行化數(shù)據(jù)SERIALIZED_DATA反相以輸出反相的串行化數(shù)據(jù)/SERIALIZED_DATA作為輸出數(shù)據(jù)PU_PMD和PD_PMD。類似地，上拉主驅(qū)動器205可以包括PMOS晶體管，所述PMOS晶體管被配置為，當反相的串行化數(shù)據(jù)/SERIALIZED_DATA為邏輯低電平時利用電源電壓VDD上拉驅(qū)動數(shù)據(jù)輸出焊盤DQ，下拉主驅(qū)動器208可以包括NMOS晶體管，所述NMOS晶體管被配置為，當反相的串行化數(shù)據(jù)/SERIALIZED_DATA為邏輯高電平時利用接地電壓VSS下拉驅(qū)動數(shù)據(jù)輸出焊盤DQ。輔助驅(qū)動單元240在并行施加的第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>具有不同邏輯電平的時段中驅(qū)動數(shù)據(jù)輸出焊盤DQ，而在第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>具有相同邏輯電平的時段中不驅(qū)動數(shù)據(jù)輸出焊盤DQ。輔助驅(qū)動單元240的部件之中的邏輯電平檢測器242和輔助驅(qū)動器244、245、247和248可以用各種類型例如如下的兩種類型來配置。將參考圖2B描述邏輯電平檢測器242A和輔助驅(qū)動器244A、245、247A和248的第
ー種配置。邏輯電平檢測器242A被配置為檢測并行施加的第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA<N+1>的邏輯電平，并響應于檢測結(jié)果來控制驅(qū)動使能信號DRVEN的邏輯電平。以下將更詳細地描述第一種類型的邏輯電平檢測器242A。邏輯電平檢測器242A在并行施加的第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>具有不同邏輯電平的時段中輸出具有中間電壓電平VDD/2的驅(qū)動使能信號DRVEN，所述中間電壓電平VDD/2在電源電壓電平VDD與接地電壓電平VSS之間。另外，邏輯電平檢測器242A在并行施加的第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA<N+1>都具有邏輯高電平的時段中輸出與接地電壓VSS具有相同電平的驅(qū)動使能信號DRVEN0另外，邏輯電平檢測器242A在并行施加的第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA<N+1>都具有邏輯低電平的時段中輸出與電源電壓VDD具有相同電平的驅(qū)動使能信號DRVEN0圖3A說明圖2B中所示的第一種類型的邏輯電平檢測器242A的詳細電路配置。即，邏輯電平檢測器242A包括第一反相器INV1、第二反相器INV2和驅(qū)動使能信號輸出部2422。第一反相器INVl被配置為將第一數(shù)據(jù)DATA〈N>反相。第二反相器INV2被配置為將第ニ數(shù)據(jù)DATA〈N+1>反相。驅(qū)動使能信號輸出部2422被配置為將第一反相器INVl的輸出信號和第二反相器INV2的輸出信號進行組合,并輸出組合的信號作為驅(qū)動使能信號DRVEN。
此時，當將第一反相器INVl的輸出信號和第二反相器INV2的輸出信號組合成驅(qū)動使能信號DRVEN吋，意味著兩個輸出信號相互沖突。因此，當兩個輸出信號具有對應于邏輯高電平的電源電壓電平VDD時，邏輯電平檢測器242A輸出具有電源電壓電平VDD的驅(qū)動使能信號DRVEN。另外，當兩個輸出信號具有對應于邏輯低電平的接地電壓VSS吋，邏輯電平檢測器242A輸出具有接地電壓電平VSS的驅(qū)動使能信號DRVEN。然而，當兩個輸出信號中的ー個具有對應于邏輯高電平的電源電壓電平VDD而另一信號具有對應于邏輯低電平的接地電壓VSS時，邏輯電平檢測器242A輸出具有處在電源電壓電平VDD與接地電壓電平VSS之間的中間電壓電平VDD/2的驅(qū)動使能信號DRVEN。在根據(jù)第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>的邏輯電平來控制驅(qū)動使能信號DRVEN的電壓電平的邏輯電平檢測器242A的上述配置中，輔助驅(qū)動器244A、245、247A和248將從數(shù)據(jù)串行器202順序地輸出的串行化數(shù)據(jù)SERIALIZED_DATA、即第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>驅(qū)動到數(shù)據(jù)輸出焊盤DQ，并且輔助驅(qū)動器244A、245、247A和248的操作響應于驅(qū)動使能信號DRVEN而被控制。具體地，輔助驅(qū)動器244A、245、247A和248的上拉預輔助驅(qū)動器244A將數(shù)據(jù)串行器202所輸出的串行化數(shù)據(jù)SERIALIZED_DATA反相，并且輔助驅(qū)動器244A、245、247A和248的操作響應于驅(qū)動使能信號DRVEN而被控制。上拉輔助驅(qū)動器245響應于上拉預輔助驅(qū)動器244A的輸出數(shù)據(jù)PU_PED而上拉驅(qū)動數(shù)據(jù)輸出焊盤DQ。類似地，輔助驅(qū)動器244A、245、247A和248的下拉預輔助驅(qū)動器247A將數(shù)據(jù)串行器202所輸出的串行化數(shù)據(jù)SERIALIZED_DATA反相，并且輔助驅(qū)動器244A、245、247A和248的操作響應于驅(qū)動使能信號DRVEN而被控制。下拉輔助驅(qū)動器248響應于下拉預輔助驅(qū)動器247A的輸出數(shù)據(jù)PD_PED而下拉驅(qū)動數(shù)據(jù)輸出焊盤DQ。作為參考，用于控制上拉預輔助驅(qū)動器244A的操作的上拉驅(qū)動使能信號PU_DRVEN和用于控制下拉預輔助驅(qū)動器247A的操作的下拉驅(qū)動使能信號PD_DRVEN可以具有與邏輯電平檢測器242所輸出的驅(qū)動使能信號DRVEN相同的電壓電平。因此，上拉驅(qū)動使能信號PU_DRVEN和下拉驅(qū)動使能信號PD_DRVEN在上述配置方面沒有區(qū)別。雖然附圖中未具體示出，但上述的上拉輔助驅(qū)動器245可以包括PMOS晶體管，所述PMOS晶體管被配置為，當輸出數(shù)據(jù)PU_PED為邏輯低電平時利用電源電壓VDD上拉驅(qū)動數(shù)據(jù)輸出焊盤DQ。類似地，下拉輔助驅(qū)動器248可以包括NMOS晶體管，所述NMOS晶體管被配置為，當輸出數(shù)據(jù)PD_PED為邏輯高電平時利用接地電壓VSS下拉驅(qū)動數(shù)據(jù)輸出焊盤DQ。圖3C說明上拉預輔助驅(qū)動器244A或下拉預輔助驅(qū)動器247A的詳細電路配置。上拉預輔助驅(qū)動器244A或下拉預輔助驅(qū)動器247A包括第一 PMOS晶體管DPl和第一 NMOS晶體管DNl以及第二 PMOS晶體管DP2和第二 NMOS晶體管DN2。第一 PMOS晶體管DPl和第一 NMOS晶體管DNl被配置為將串行化數(shù)據(jù)SERIALIZED_DATA反相并驅(qū)動。第ニ PMOS晶體管DP2被配置為，響應于驅(qū)動使能信號DRVEN的電壓電平來控制從電源電壓端子VDD流至第一 PMOS晶體管DPl的電流的幅度。第二 NMOS晶體管DN2被配置為，響應于驅(qū)動使能信號DRVEN來控制從第一 NMOS晶體管DNl流至接地電壓端子VSS的電流的幅度。此時，第二 PMOS晶體管DP2和第二 NMOS晶體管DN2根據(jù)驅(qū)動使能信號DRVEN的電壓電平以模擬方式控制流動電流的幅度。因此，即使驅(qū)動使能信號DRVEN具有與通過將電源電壓VDD分壓為一半所獲得的電壓電平相對應的電壓電平，仍可以控制一定量的電流的流動。因此，可以將串行化數(shù)據(jù)SERIALIZED_DATA反相并驅(qū)動。此外，當驅(qū)動使能信號DRVEN的電壓電平與電源電壓VDD具有相同的電平時，串行化數(shù)據(jù)SERIALIZED_DATA、即數(shù)據(jù)DATA (N)和DATA (N+1)具有與對應于邏輯低電平的接地電壓VSS相同的電壓電平(參見圖3A)。因此，第一 NMOS晶體管DNl和第二 PMOS晶體管DP2關斷，并且串行化數(shù)據(jù)SERIALIZED_DATA可以不被反相和驅(qū)動。另外，當驅(qū)動使能信號DRVEN的電壓電平與接地電壓VSS具有相同的電平時，串行化數(shù)據(jù)SERIALIZED_DATA與對應于邏輯高電平的電源電壓VDD具有相同的電壓電平。因此，第一 PMOS晶體管DPl和第二 NMOS晶體管DN2關斷，并且串行化數(shù)據(jù)SERIALIZED_DATA可以不被反相和驅(qū)動。將參考圖2C描述邏輯電平檢測器242B和輔助驅(qū)動器244B、245、247B和248的第
ニ種配置。邏輯電平檢測器242B被配置為檢測并行施加的第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA<N+1>的邏輯電平并生成上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA和下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA，所述上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA和所述下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA的邏輯電平響應于檢測結(jié)果來被確定。參見圖3B，以下將更詳細描述第二種類型的邏輯電平檢測器242B的配置。邏輯電平檢測器242B包括上拉邏輯電平檢測部2425和下拉邏輯電平檢測部2427。上拉邏輯電平檢測部2425被配置為，在第一數(shù)據(jù)DATA〈N>處于邏輯高電平且第二數(shù)據(jù)DATA〈N+1>處于邏輯低電平的時段中將上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA激活，而在其他的時段中將上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA去激活。下拉邏輯電平檢測部2427被配置為，在第一數(shù)據(jù)DATA〈N>處于邏輯低電平且第二數(shù)據(jù)DATA〈N+1>處于邏輯高電平的時段中將下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA激活，而在其他的時段中將下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA去激活。這里，上拉邏輯電平檢測部2425包括第一反相器INVl和第一或非門N0R1。第一反相器INVl被配置為將第一數(shù)據(jù)DATA〈N>反相。第一或非門NORl被配置為對第一反相器INVl的輸出數(shù)據(jù)和第二數(shù)據(jù)DATA〈N+1>執(zhí)行“或非”運算，并輸出上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA。另外，下拉邏輯電平檢測部2427包括第二反相器INV2、第二或非門N0R2和第三反相器INV3。第二反相器INV2被配置為將第二數(shù)據(jù)DATA〈N+1>反相。第二或非門N0R2被配置為對第二反相器INV2的輸出數(shù)據(jù)和第一數(shù)據(jù)DATA〈N>執(zhí)行“或非”運算。第三反相器INV3被配置為將第二或非門N0R2的輸出數(shù)據(jù)反相并輸出反相數(shù)據(jù)作為下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA。在響應于第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>的邏輯電平來確定上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA和下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA的邏輯電平的邏輯電平檢測器242B的上述配置中，輔助驅(qū)動器244B、245、247B和248包括:被配置為響應于上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA而上拉驅(qū)動數(shù)據(jù)輸出焊盤DQ的上拉輔助驅(qū)動器244B和245，以及被配置為響應于下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA而下拉驅(qū)動數(shù)據(jù)輸出焊盤DQ的下拉輔助驅(qū)動器247B和248。此時，上拉輔助驅(qū)動器244B和245包括上拉預輔助驅(qū)動器244B和上拉輔助驅(qū)動器245。另外，下拉輔助驅(qū)動器247B和248包括下拉預輔助驅(qū)動器247B和下拉輔助驅(qū)動器248。
具體而言，上拉預輔助驅(qū)動器244B將邏輯電平檢測器242B所輸出的上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA反相，并輸出反相數(shù)據(jù)作為數(shù)據(jù)PU_PED。上拉輔助驅(qū)動器245響應于從上拉預輔助驅(qū)動器244B輸出的數(shù)據(jù)PU_PED而利用電源電壓VDD對數(shù)據(jù)輸出焊盤DQ進行上拉驅(qū)動。類似地，下拉預輔助驅(qū)動器247B將邏輯電平檢測器242B所輸出的下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA反相，并輸出反相數(shù)據(jù)作為數(shù)據(jù)PD_PED。下拉輔助驅(qū)動器248響應于從下拉預輔助驅(qū)動器247B輸出的數(shù)據(jù)PD_PED而利用接地電壓VSS對數(shù)據(jù)輸出焊盤DQ進行下拉驅(qū)動。雖然未具體地示出，但上拉預輔助驅(qū)動器244B和下拉預輔助驅(qū)動器247B可以包括反相器，所述反相器分別被配置為將上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA和下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA 反相。類似地，上拉輔助驅(qū)動器245可以包括PMOS晶體管，所述PMOS晶體管被配置為，當數(shù)據(jù)PU_PED處于邏輯低電平時利用電源電壓VDD對數(shù)據(jù)輸出焊盤DQ進行上拉驅(qū)動，下拉輔助驅(qū)動器248可以包括NMOS晶體管，所述NMOS晶體管被配置為，當數(shù)據(jù)PD_PED處于邏輯高電平時利用接地電壓VSS對數(shù)據(jù)輸出焊盤DQ進行下拉驅(qū)動?；谏鲜雠渲?，以下將描述根據(jù)本發(fā)明的第一實施例的用于支持預加重操作的數(shù)據(jù)輸出電路的操作。圖6A和圖6B是說明根據(jù)本發(fā)明的第一實施例的用于支持預加重操作的數(shù)據(jù)輸出電路的操作的時序圖。圖6A是示出參考圖2B、3A和3C所描述的包括第一種類型的邏輯電平檢測器242A和輔助驅(qū)動器244A、245、247A和248的數(shù)據(jù)輸出電路的操作的時序圖。參見 圖6A， 當 第一數(shù)據(jù)DATA〈N〉的值以'H' —' L' —' H' —' H' —' L' —' L' —' H' —' L'的模式變化時，第二數(shù)據(jù) DATA〈N+1> 的值以，V H' —' H'—'じ一'じ一'H'—'じ一'V的模式變化。因此，驅(qū)動使能信號DRVEN在第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>具有不同邏輯電平的時段中具有對應于電源電壓VDD與接地電壓VSS之間的中間電平的電壓電平。另外，驅(qū)動使能信號DRVEN在第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>都處于高電平'H/的時段中具有對應于接地電壓VSS的電壓電平。而且，驅(qū)動使能信號DRVEN在第一數(shù)據(jù)DATA<N>和第二數(shù)據(jù)DATA〈N+1>都處于低電平'L'的時段中具有對應于電源電壓VDD的電壓電平。隨著驅(qū)動使能信號DRVEN的電壓電平變化，數(shù)據(jù)輸出焊盤DQ的電壓電平以與現(xiàn)有技術(shù)不同的方式變化。即，在驅(qū)動使能信號DRVEN具有與電源電壓VDD與接地電壓VSS之間的中間電平相對應的電壓電平的時段中，數(shù)據(jù)輸出焊盤DQ的電壓電平在電源電壓VDD與接地電壓VSS之間擺動，這與對應于現(xiàn)有技術(shù)的電壓電平擺動不同。此時，在驅(qū)動使能信號DRVEN具有與電源電壓VDD或接地電壓VSS相對應的電壓電平的時段中，串行化數(shù)據(jù)SERIALIZED_DATA在至少兩個數(shù)據(jù)輸出時段期間保持相同的邏輯電平。而且，在此時段中，數(shù)據(jù)輸出焊盤DQ的電壓電平在沒有預加重操作的情況下在電源電壓VDD與接地電壓VSS之間擺動，這與現(xiàn)有技術(shù)類似。圖6B是示出參考圖2C和圖3B所描述的包括第二種類型的邏輯電平檢測器242B和輔助驅(qū)動器244B、245、247B和248的數(shù)據(jù)輸出電路的操作的時序圖。參見圖6B，當?shù)谝粩?shù)據(jù)DATA〈N>的值以'H ' — ' L'—'H' —' H' —' L' —' L' —' H ' —' L'的模式變化時，第二數(shù)據(jù) DATA〈N+1>的值以'じ一'H' —' H' —' L' —' L' —' H' —' L' —' L'的模式變化。因此，在第一數(shù)據(jù)DATA〈N>處于邏輯高電平且第二數(shù)據(jù)DATA〈N+1>處于邏輯低電平的時段期間，上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA被激活為邏輯高電平，且下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA被去激活為邏輯高電平。另外，在第一數(shù)據(jù)DATA〈N>處于邏輯低電平且第二數(shù)據(jù)DATA<N+1>處于邏輯高電平的時段期間，上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA被去激活為邏輯低電平，而下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA被激活為邏輯低電平。另外，在第一數(shù)據(jù)DATA〈N>和第二數(shù)據(jù)DATA〈N+1>都處于邏輯高電平或邏輯低電平的時段期間，上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA被去激活為邏輯低電平，而下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA被去激活為邏輯高電平。隨著上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA和下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA的邏輯電平變化，數(shù)據(jù)輸出焊盤DQ的電壓電平以與現(xiàn)有技術(shù)不同的方式變化。即，根據(jù)本發(fā)明的電壓電平以與現(xiàn)有技術(shù)的電壓電平不同的方式擺動。具體地，在上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA被激活為邏輯高電平的時段期間，數(shù)據(jù)輸出焊盤DQ的電壓電平上升到與電源電壓VDD相對應的電壓電平。另外，在下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA被激活為邏輯低電平的時段期間，數(shù)據(jù)輸出焊盤DQ的電壓電平下降到與接地電壓VSS相對應的電壓電平。此時，在上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA和下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA都被去激活的時段期間，串行化數(shù)據(jù)SERIALIZED_DATA在至少兩個數(shù)據(jù)輸出時段期間保持相同的邏輯電平。因此，在此時段期間，數(shù)據(jù)輸出焊盤DQ的電壓電平在沒有預加重操作的情況下在電源電壓VDD與接地電壓VSS之間擺動，這與現(xiàn)有技術(shù)類似。在如上述應用本發(fā)明的實施例時，可以在兩個連續(xù)的數(shù)據(jù)輸出時段期間根據(jù)串行化數(shù)據(jù)SERIALIZED_DATA具有何種邏輯電平而自動地執(zhí)行預加重操作。因此，無論串行化數(shù)據(jù)SERIALIZED_DATA具有何種輸出模式，數(shù)據(jù)輸出焊盤DQ的電壓電平的擺幅可以始終保持恒定。另外，由于預加重操作時段是基干與時鐘信號同步的數(shù)據(jù)輸出時段而自動被確定的，因此無論數(shù)據(jù)輸出電路的操作頻率變化如何，都可以自動地設定最佳預加重操作時段，并且無論數(shù)據(jù)輸出電路的操作頻率變化如何，數(shù)據(jù)輸出電路占用恒定的面積。[第二實施例]圖4A是說明根據(jù)本發(fā)明的第二實施例的用于支持預加重操作的數(shù)據(jù)輸出電路的框圖。圖4B和圖4C是圖4A所示的輔助驅(qū)動單元的框圖。圖5A和圖5B是根據(jù)本發(fā)明的第二實施例的圖4B和圖4C中的邏輯電平檢測器的詳細電路圖。圖5C是根據(jù)本發(fā)明的第二實施例的圖4B中的預輔助驅(qū)動器的詳細電路圖。參見圖4A至圖4C，根據(jù)本發(fā)明的第二實施例的用于支持預加重操作的數(shù)據(jù)輸出電路包括主驅(qū)動單元400和輔助驅(qū)動單元440。主驅(qū)動單元400包括上拉預主驅(qū)動器404、上拉主驅(qū)動器405、下拉預主驅(qū)動器407和下拉主驅(qū)動器408。另外，輔助驅(qū)動單元440包括數(shù)據(jù)延遲単元441、邏輯電平檢測器442以及輔助驅(qū)動器444、445、447和448。輔助驅(qū)動器444、445、447和448包括上拉預輔助驅(qū)動器444、上拉輔助驅(qū)動器445、下拉預輔助驅(qū)動器447和下拉輔助驅(qū)動器448。主驅(qū)動單元400被配置為接收輸出數(shù)據(jù)0UT_DATA并將接收的數(shù)據(jù)驅(qū)動到數(shù)據(jù)輸出焊盤DQ。主驅(qū)動單元400的上拉預主驅(qū)動器404和下拉預主驅(qū)動器407被配置為驅(qū)動輸出數(shù)據(jù)0UT_DATA。上拉主驅(qū)動器405和下拉主驅(qū)動器408被配置為，響應于從上拉預主驅(qū)動器404和下拉預主驅(qū)動器407輸出的輸出數(shù)據(jù)PU_PMD和PD_PMD而利用電源電壓VDD和接地電壓VSS來對數(shù)據(jù)輸出焊盤DQ進行上拉驅(qū)動和下拉驅(qū)動。例如，雖然附圖中未具體示出，但上拉預主驅(qū)動器404和下拉預主驅(qū)動器407可以包括反相器，所述反相器被配置為將輸出數(shù)據(jù)0UT_DATA反相并輸出反相的輸出數(shù)據(jù)/0UT_DATA作為輸出數(shù)據(jù)PU_PMD和PD_PMD。類似地，上拉主驅(qū)動器405可以包括PMOS晶體管，所述PMOS晶體管被配置為，當反相的輸出數(shù)據(jù)/0UT_DATA處于邏輯低電平時利用電源電壓VDD對數(shù)據(jù)輸出焊盤DQ進行上拉驅(qū)動，下拉主驅(qū)動器408可以包括NMOS晶體管，所述NMOS晶體管被配置為，當反相輸出數(shù)據(jù)/0UT_DATA處于邏輯高電平時利用接地電壓VSS對數(shù)據(jù)輸出焊盤DQ進行下拉驅(qū)動。輔助驅(qū)動單元440在通過將輸出數(shù)據(jù)0UT_DATA延遲基于源時鐘信號CLK的ー個數(shù)據(jù)時段所獲得的延遲數(shù)據(jù)D0UT_DATA與輸出數(shù)據(jù)0UT_DATA具有不同電平時驅(qū)動數(shù)據(jù)輸出焊盤DQ，而在延遲數(shù)據(jù)D0UT_DATA與輸出數(shù)據(jù)0UT_DATA具有相同電平時輔助驅(qū)動單元440不驅(qū)動數(shù)據(jù)輸出焊盤DQ。這里，源時鐘信號CLK用作數(shù)據(jù)輸出電路的操作參考時鐘信號。因此，可以基于源時鐘信號CLK來確定輸出數(shù)據(jù)0UT_DATA的ー個數(shù)據(jù)時段。例如，當數(shù)據(jù)輸出電路具有在源時鐘信號CLK的每個周期tck輸出多個串行化輸出數(shù)據(jù)之中的ー個輸出數(shù)據(jù)0UT_DATA的結(jié)構(gòu)吋，ー個數(shù)據(jù)時段可以對應于源時鐘信號CLK的ー個周期。另ー方面，當數(shù)據(jù)輸出電路具有在源時鐘信號CLK的每半個周期tck/2輸出多個串行化輸出數(shù)據(jù)之中的一個數(shù)據(jù)0UT_DATA的結(jié)構(gòu)時，ー個數(shù)據(jù)時段可以對應于源時鐘信號的半個周期。因此，當輸出數(shù)據(jù)0UT_DATA被延遲ー個數(shù)據(jù)時段時，數(shù)據(jù)延遲単元441包括與源時鐘信號CLK同步操作的鎖存器型延遲電路。即，以與可變延遲単元142不同的類型來配置延遲電路，所述可變延遲單元142參考圖1描述過，其與源時鐘信號CLK不同步地延遲串行化數(shù)據(jù)SERIALISED_DATA。具體地，在參考圖1描述的可變延遲單元142中，多個反相器串聯(lián)耦接，其延遲量響應于延遲控制信號DLY_C0NT〈1:N>來確定。因此，為了增加根據(jù)源時鐘信號CLK的頻率而被控制的整個延遲量，可以提供更多數(shù)量的反相器。因此，延遲電路的面積不可避免地會増加。然后，圖4所示的數(shù)據(jù)延遲単元441是包括以鎖存器型耦接的兩個反相器的延遲電路，其與源時鐘信號CLK同步地執(zhí)行延遲操作。無論源時鐘信號CLK的頻率變化如何，數(shù)據(jù)延遲単元441都具有恒定的面積。邏輯電平檢測器442以及輔助驅(qū)動單元440的輔助驅(qū)動器444、445、447和448可以被配置成各種類型，例如如下的兩種類型。
將參考圖4B描述邏輯電平檢測器442A和輔助驅(qū)動器444A、445、447A和448的第
一配置。邏輯電平檢測器442A被配置為，檢測輸出數(shù)據(jù)0UT_DATA和延遲數(shù)據(jù)D0UT_DATA的邏輯電平，并響應于檢測結(jié)果來控制驅(qū)動使能信號DRVEN的電壓電平。更具體而言，第一種類型的邏輯電平檢測器442A在輸出數(shù)據(jù)0UT_DATA和延遲數(shù)據(jù)D0UT_DATA具有不同邏輯電平的時段中輸出具有電源電壓VDD與接地電壓VSS之間的中間電平VDD/2的驅(qū)動使能信號DRVEN。另外，邏輯電平檢測器442A在輸出數(shù)據(jù)0UT_DAT和延遲數(shù)據(jù)D0UT_DATA都具有邏輯高電平的時段中輸出與接地電壓VSS具有相同電壓電平的驅(qū)動使能信號DRVEN。另外，邏輯電平檢測器442A在輸出數(shù)據(jù)0UT_DATA和延遲數(shù)據(jù)D0UT_DATA都具有邏輯低電平的時段中輸出與電源電壓VDD具有相同電壓電平的驅(qū)動使能信號DRVEN。圖5A說明圖4B所示的第一種類型的邏輯電平檢測器442A的詳細電路配置。邏輯電平檢測器442A包括第一反相器INV1、第二反相器INV2和使能信號輸出部4422。第一反相器INVl被配置為將輸出數(shù)據(jù)0UT_DATA反相。第二反相器INV2被配置為將延遲數(shù)據(jù)D0UT_DATA反相。使能信號輸出部4422被配置為將第一反相器INVl的輸出信號與第二反相器INV2的輸出信號組合，并輸出組合的信號作為驅(qū)動使能信號DRVEN。此時，當將第一反相器INVl的輸出信號與第二反相器INV2的輸出信號組合成驅(qū)動使能信號DRVEN吋，意味著兩個輸出信號相互沖突。因此，當兩個輸出信號具有對應于邏輯高電平的電源電壓電平VDD時，邏輯電平檢測器442A輸出具有電源電壓電平VDD的驅(qū)動使能信號DRVEN。另外，當兩個輸出信號具有對應于邏輯低電平的接地電壓電平VSS吋，邏輯電平檢測器442A輸出具有接地電壓電平VSS的驅(qū)動使能信號DRVEN。然而，當兩個輸出信號中的ー個具有對應于邏輯高電平的電源電壓電平VDD而另ー個信號具有對應于邏輯低電平的接地電壓VSS時，邏輯電平檢測器242A輸出具有電源電壓電平VDD與接地電壓電平VSS之間的中間電平VDD/2的驅(qū)動使能信號DRVEN。在根據(jù)輸出數(shù)據(jù)0UT_DATA和延遲數(shù)據(jù)D0UT_DATA的邏輯電平來控制驅(qū)動使能信號DRVEN的電壓電平的邏輯電平檢測器442A的上述配置中，輔助驅(qū)動器444A、445、447A和448將輸出數(shù)據(jù)0UT_DATA驅(qū)動到數(shù)據(jù)輸出焊盤DQ，其操作響應于驅(qū)動使能信號DRVEN的電壓電平而被控制。具體地，輔助驅(qū)動器444A、445、447A和448的上拉預輔助驅(qū)動器444A將輸出數(shù)據(jù)0UT_DATA反相，其操作響應于驅(qū)動使能信號DRVEN而被控制。上拉輔助驅(qū)動器445響應于上拉預輔助驅(qū)動器444A的輸出數(shù)據(jù)PU_PED來對數(shù)據(jù)輸出焊盤DQ進行上拉驅(qū)動。類似地，輔助驅(qū)動器444A、445、447A和448的下拉預輔助驅(qū)動器447A將輸出信號0UT_DATA反相，其操作響應于驅(qū)動使能信號DRVEN而被控制。下拉輔助驅(qū)動器448響應于下拉預輔助驅(qū)動器447A的輸出數(shù)據(jù)PD_PED來對數(shù)據(jù)輸出焊盤DQ進行下拉驅(qū)動。作為參考，用于控制上拉預輔助驅(qū)動器444A的操作的上拉驅(qū)動使能信號PU_DRVEN和用于控制下拉預輔助驅(qū)動器447A的操作的下拉驅(qū)動使能信號PD_DRVEN可以具有與邏輯電平檢測器442A所輸出的驅(qū)動使能信號DRVEN相同的電壓電平。因此，上拉驅(qū)動使能信號PU_DRVEN和下拉驅(qū)動使能信號PD_DRVEN在上述配置中沒有區(qū)別。雖然附圖中沒有具體示出，但是上拉輔助驅(qū)動器445可以包括PMOS晶體管，所述PMOS晶體管被配置為，當輸出數(shù)據(jù)PU_PED處于邏輯低電平時利用電源電壓VDD對數(shù)據(jù)輸出焊盤DQ進行上拉驅(qū)動。類似地，下拉輔助驅(qū)動器448可以包括NMOS晶體管，所述NMOS晶體管被配置為，當輸出數(shù)據(jù)PD_PED處于邏輯高電平時利用接地電壓VSS將數(shù)據(jù)輸出焊盤DQ進行下拉。圖5C說明上拉預輔助驅(qū)動器444A或下拉預輔助驅(qū)動器447A的詳細電路配置。具體地，上拉預輔助驅(qū)動器444A或下拉預輔助驅(qū)動器447A包括第一 PMOS晶體管DPl和第一 NMOS晶體管DNl以及第二 PMOS晶體管DP2和第二 NMOS晶體管DN2。第一 PMOS晶體管DPl和第一 NMOS晶體管DNl被配置為將輸出數(shù)據(jù)0UT_DATA反相并驅(qū)動。第二 PMOS晶體管DP2被配置為，響應于驅(qū)動使能信號DRVEN的電壓電平來控制從電源電壓端子VDD流至第一 PMOS晶體管DPl的電流幅度。第二 NMOS晶體管DN2被配置為，響應于驅(qū)動使能信號DRVEN的電壓電平來控制從第一 NMOS晶體管DNl流至接地電壓端子VSS的電流幅度。此時，第二PMOS晶體管DP2和第二匪OS晶體管DN2根據(jù)驅(qū)動使能信號DRVEN的電壓電平以模擬方式控制流動電流的幅度。因此，即使驅(qū)動使能信號DRVEN的電壓電平對應于通過將電源電壓VDD分壓為一半所獲得的電壓電平，也可以控制一定量的電流的流動。因此,可以將輸出數(shù)據(jù)0UT_DATA反相并驅(qū)動。此外，當驅(qū)動使能信號DRVEN具有與電源電壓VDD相同的電平時，輸出數(shù)據(jù)0UT_DATA具有與對應于邏輯低電平的接地電壓VSS相同的電壓電平(參見圖5A)。因此，第一NMOS晶體管DNl和第二 PMOS晶體管DP2關斷，并且輸出數(shù)據(jù)0UT_DATA可以不被反相和驅(qū)動。另外，當驅(qū)動使能信號DRVEN具有與接地電壓VSS相同的電平時，輸出數(shù)據(jù)0UT_DATA具有與對應于邏輯高電平的電源電壓VDD相同的電壓電平。因此，第一 PMOS晶體管DPl和第二 NMOS晶體管DN2關斷，并且輸出數(shù)據(jù)0UT_DATA可以不被反相和驅(qū)動。將參考圖4C描述邏輯電平檢測器442B和輔助驅(qū)動器444B、445、447B和448的第
ニ種配置。邏輯電平檢測器442B被配置為檢測輸出數(shù)據(jù)0UT_DATA和延遲數(shù)據(jù)D0UT_DATA的邏輯電平，并生成邏輯電平響應于檢測結(jié)果來確定的上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA和下拉驅(qū)動數(shù)據(jù) PD_DRV_DATA。將參考圖5B更詳細地描述第二種類型的邏輯電平檢測器442B。邏輯電平檢測器442B包括上拉邏輯電平檢測部4425和下拉邏輯電平檢測部4427。上拉邏輯電平檢測部4425被配置為在輸出數(shù)據(jù)0UT_DATA處于邏輯高電平且延遲數(shù)據(jù)D0UT_DATA處于邏輯低電平的時段中將上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA激活，并在其他的時段中將上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA去激活。下拉邏輯電平檢測部4427被配置為在輸出數(shù)據(jù)0UT_DATA處于邏輯低電平且延遲數(shù)據(jù)D0UT_DATA處于邏輯高電平的時段中將下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA激活，并在其他的時段中將下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA去激活。這里，上拉邏輯電平檢測部4425包括第一反相器INVl和第一或非門N0R1。第一反相器INVl被配置為將輸出數(shù)據(jù)0UT_DATA反相。第一或非門NORl被配置為對第一反相器INVl的輸出數(shù)據(jù)和延遲數(shù)據(jù)D0UT_DATA執(zhí)行“或非”運算，并輸出上拉驅(qū)動數(shù)據(jù)PU_DRVD_ATA。另外，下拉邏輯電平檢測部4427包括第二反相器INV2、第二或非門N0R2和第三反相器INV3。第二反相器INV2被配置為將延遲數(shù)據(jù)DOUT_DATA反相。第二或非門N0R2被配置為對第二反相器INV2的輸出數(shù)據(jù)和輸出數(shù)據(jù)OUT_DATA執(zhí)行“或非”運算。第三反相器INV3被配置為將第二或非門N0R2的輸出數(shù)據(jù)反相，并輸出反相數(shù)據(jù)作為下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA。在響應于輸出數(shù)據(jù)0UT_DATA和延遲數(shù)據(jù)D0UT_DATA的邏輯電平而確定上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA和下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA的邏輯電平的邏輯電平檢測器442B的上述配置中，輔助驅(qū)動器444B、445、447B和448包括被配置為響應于上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA而對數(shù)據(jù)輸出焊盤DQ上拉驅(qū)動的上拉輔助驅(qū)動器444B和445，以及被配置為響應于下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA而對數(shù)據(jù)輸出焊盤DQ下拉驅(qū)動的下拉輔助驅(qū)動器447B和448。此時，上拉輔助驅(qū)動器444B和445包括上拉預輔助驅(qū)動器444B和上拉輔助驅(qū)動器445,下拉輔助驅(qū)動器447B和448包括下拉預輔助驅(qū)動器447B和下拉輔助驅(qū)動器448。具體而言，上拉預輔助驅(qū)動器444B將從邏輯電平檢測器442B輸出的上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA反相，并輸出反相數(shù)據(jù)作為數(shù)據(jù)PU_PED。上拉輔助驅(qū)動器445響應于從上拉預輔助驅(qū)動器444B輸出的數(shù)據(jù)PU_PED而利用電源電壓VDD將數(shù)據(jù)輸出焊盤DQ上拉驅(qū)動。類似地，下拉預輔助驅(qū)動器447B將從邏輯電平檢測器442B輸出的下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA反相，并輸出反相數(shù)據(jù)作為數(shù)據(jù)PD_PED。下拉輔助驅(qū)動器448響應于從下拉預輔助驅(qū)動器447B輸出的數(shù)據(jù)PD_PED而利用接地電壓VSS將數(shù)據(jù)輸出焊盤DQ下拉驅(qū)動。雖然未具體地示出，但上拉預輔助驅(qū)動器444B和下拉預輔助驅(qū)動器447B可以包括反相器，所述反相器分別被配置為將上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA和下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA 反相。類似地，上拉輔助驅(qū)動器445可以包括PMOS晶體管，所述PMOS晶體管被配置為，當數(shù)據(jù)PU_PED處于邏輯低電平時利用電源電壓VDD將數(shù)據(jù)輸出焊盤DQ上拉驅(qū)動，下拉輔助驅(qū)動器448可以包括NMOS晶體管，所述NMOS晶體管被配置為，當數(shù)據(jù)PD_PED處于邏輯高電平時利用接地電壓VSS將數(shù)據(jù)輸出焊盤DQ下拉驅(qū)動?；谏鲜雠渲茫韵聦⒚枋龈鶕?jù)本發(fā)明的第二實施例的用于支持預加重操作的數(shù)據(jù)輸出電路的操作。圖6A和圖6B是說明根據(jù)本發(fā)明的第二實施例的用于支持預加重操作的數(shù)據(jù)輸出電路的操作的時序圖。圖6A是說明參考圖4B、5A和5C所描述的包括第一種類型的邏輯電平檢測器442A和輔助驅(qū)動器444A、445、447A和448的數(shù)據(jù)輸出電路的操作的時序圖。參見 圖6A， 當輸出數(shù)據(jù)0UT_DATA的值以'H/ — ' L' -* ' H/ 一’ H/ — ' L' -* ' L' -* ' H/ — ' L'的模式變化時，通過將輸出數(shù)據(jù)0UT_DATA延遲ー個數(shù)據(jù)時段而獲得的延遲數(shù)據(jù)D0UT_DATA的值以'L' —' H' —' H' —' L' —' L' —' H' —' L' —' L'的模式變化。因此，驅(qū)動使能信號DRVEN在輸出數(shù)據(jù)0UT_DATA和延遲數(shù)據(jù)D0UT_DATA具有不同邏輯電平的時段中具有對應于電源電壓VDD與接地電壓VSS之間的中間電平的電壓電平。另外，驅(qū)動使能信號DRVEN在輸出數(shù)據(jù)0UT_DATA和延遲數(shù)據(jù)D0UT_DATA都處于高電平'H/的時段中具有對應于接地電壓VSS的電壓電平。而且，驅(qū)動使能信號DRVEN在輸出數(shù)據(jù)OUT_DATA和延遲數(shù)據(jù)DOUT_DATA都處于低電平'L'的時段中具有對應于電源電壓VDD的電壓電平。隨著驅(qū)動使能信號DRVEN的電壓電平變化，數(shù)據(jù)輸出焊盤DQ的電壓電平以與現(xiàn)有技術(shù)不同的方式變化。即，在驅(qū)動使能信號DRVEN的電壓電平對應于電源電壓VDD與接地電壓VSS之間的中間電平的時段中，數(shù)據(jù)輸出焊盤DQ的電壓電平在電源電壓VDD與接地電壓VSS之間擺動，這與對應于現(xiàn)有技術(shù)的電壓電平擺動不同。此時，在驅(qū)動使能信號DRVEN的電壓電平對應于電源電壓VDD或接地電壓VSS的時段中，輸出數(shù)據(jù)0UT_DATA在至少兩個數(shù)據(jù)輸出時段期間保持相同的邏輯電平。而且，在此時段中，數(shù)據(jù)輸出焊盤DQ的電壓電平在沒有預加重操作的情況下在電源電壓VDD與接地電壓VSS之間擺動，這與現(xiàn)有技術(shù)類似。圖6B是示出參考圖4C和5B所描述的包括第二種類型的邏輯電平檢測器442B和輔助驅(qū)動器444B、445、447B和448的數(shù)據(jù)輸出電路的操作的時序圖。參見 圖6B， 當輸出數(shù)據(jù)0UT_DATA的值以'H/ — ' L' -* ' H/ 一’ H/ — ' L' -* ' L' -* ' H/ — ' L'的模式變化時，通過將輸出數(shù)據(jù)0UT_DATA延遲ー個數(shù)據(jù)時段而獲得的延遲數(shù)據(jù)D0UT_DATA的值以'L' —' H' —' H' —' L' —' L' —' H' —' L' —' L'的模式變化。因此，在輸出數(shù)據(jù)0UT_DATA處于邏輯高電平且延遲數(shù)據(jù)D0UT_DATA處于邏輯低電平的時段期間，上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA被激活為邏輯高電平，且下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA被去激活為邏輯高電平。另外，在輸出數(shù)據(jù)0UT_DATA處于邏輯低電平且延遲數(shù)據(jù)D0UT_DATA處于邏輯高電平的時段期間，上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA被去激活為邏輯低電平，而下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA被激活為邏輯低電平。另外，在輸出數(shù)據(jù)0UT_DATA和延遲數(shù)據(jù)D0UT_DATA都處于邏輯高電平或邏輯低電平的時段期間，上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA被去激活為邏輯低電平，而下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA被去激活為邏輯高電平。隨著上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA和下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA的邏輯電平變化，數(shù)據(jù)輸出焊盤DQ的邏輯電平以與現(xiàn)有技術(shù)不同的方式變化。即，根據(jù)本發(fā)明的電壓電平以與現(xiàn)有技術(shù)的電壓電平不同的方式擺動。具體地，在上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA被激活為邏輯高電平的時段期間，數(shù)據(jù)輸出焊盤DQ的電壓電平上升到與電源電壓VDD相對應的電壓電平。另外，在下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA被激活為邏輯低電平的時段期間，數(shù)據(jù)輸出焊盤DQ的電壓電平下降到對應于接地電壓VSS的電壓電平。此時，在上拉驅(qū)動數(shù)據(jù)PU_DRV_DATA和下拉驅(qū)動數(shù)據(jù)PD_DRV_DATA都被去激活的時段期間，輸出數(shù)據(jù)0UT_DATA在至少兩個數(shù)據(jù)輸出時段期間保持相同的邏輯電平。因此，在此時段期間，數(shù)據(jù)輸出焊盤DQ的電壓電平在沒有預加重操作的情況下在電源電壓VDD與接地電壓VSS之間擺動，這與現(xiàn)有技術(shù)類似。當如上所述應用根據(jù)本發(fā)明的第二實施例的數(shù)據(jù)輸出電路時，可以根據(jù)輸出數(shù)據(jù)0UT_DATA和通過將輸出數(shù)據(jù)延遲ー個數(shù)據(jù)時段所獲得的延遲數(shù)據(jù)D0UT_DATA具有何種邏輯電平來自動地執(zhí)行預加重操作。因此，無論輸出數(shù)據(jù)0UT_DATA具有何種輸出模式，數(shù)據(jù)輸出焊盤DQ的電壓電平的擺幅也可以總是保持恒定。
此時，由于預加重操作時段基干與時鐘信號同步的數(shù)據(jù)輸出時段而自動被確定，因此無論數(shù)據(jù)輸出電路的操作頻率變化如何，都可以自動地設定最佳的預加重操作時段。無論數(shù)據(jù)輸出電路的操作頻率變化如何，數(shù)據(jù)輸出電路占用恒定的面積。根據(jù)本發(fā)明的實施例，可以根據(jù)串行化輸出數(shù)據(jù)例如兩個連續(xù)的輸出數(shù)據(jù)具有何利邏輯電平來自動地執(zhí)行預加重操作。因此，無論串行化輸出數(shù)據(jù)具有何種輸出模式，仍可以恒定地保持數(shù)據(jù)輸出焊盤的電壓電平的擺幅。而且，由于預加重操作是基于與時鐘信號同步的數(shù)據(jù)輸出時段而自動被確定的，因此無論數(shù)據(jù)輸出電路的操作頻率變化如何，都可以自動地設定最佳的預加重操作時段，并且無論操作頻率變化如何，數(shù)據(jù)輸出電路占用恒定的面積。雖然已經(jīng)結(jié)合具體的實施例描述了本發(fā)明，但本領域技術(shù)人員應當理解的是，在不脫離本發(fā)明所限定的主g和范圍的情況下可以進行各種變化和修改。
權(quán)利要求
1.一種半導體器件,包括: 主驅(qū)動單元，所述主驅(qū)動單元被配置為將并行施加的第一數(shù)據(jù)和第二數(shù)據(jù)串行化，并將串行化數(shù)據(jù)輸出至數(shù)據(jù)輸出焊盤；以及 輔助驅(qū)動單元，所述輔助驅(qū)動單元被配置為，在所述第一數(shù)據(jù)和所述第二數(shù)據(jù)具有不同邏輯電平的時段中驅(qū)動所述數(shù)據(jù)輸出焊盤。
2.按權(quán)利要求1所述的半導體器件，其中，所述主驅(qū)動單元包括: 數(shù)據(jù)串行器，所述數(shù)據(jù)串行器被配置為將所述第一數(shù)據(jù)和所述第二數(shù)據(jù)串行化；以及主驅(qū)動器，所述主驅(qū)動器被配置為將從所述數(shù)據(jù)串行器順序地輸出的串行化數(shù)據(jù)輸出至所述數(shù)據(jù)輸出焊盤。
3.按權(quán)利要求2所述的半導體器件，其中，所述輔助驅(qū)動單元包括: 邏輯電平檢測器，所述邏輯電平檢測器被配置為檢測所述第一數(shù)據(jù)和所述第二數(shù)據(jù)的邏輯電平，并響應于檢測結(jié)果來控制驅(qū)動使能信號的電壓電平；以及 輔助驅(qū)動器，所述輔助驅(qū)動器被配置為，響應于所述驅(qū)動使能信號的電壓電平而將從所述數(shù)據(jù)串行器順序地輸出的串行化數(shù)據(jù)輸出至所述數(shù)據(jù)輸出焊盤。
4.按權(quán)利要求3所述的半導體器件，其中，所述邏輯電平檢測器被配置為，在所述第一數(shù)據(jù)和所述第二數(shù)據(jù)具有不同邏輯電平的時段中輸出具有處于電源電壓電平與接地電壓電平之間的中間電平的所述驅(qū)動使能信號，在所述第一數(shù)據(jù)和所述第二數(shù)據(jù)都具有邏輯高電平的時段中輸出具有與所述接地電壓電平相同的電壓電平的所述驅(qū)動使能信號，以及在所述第一數(shù)據(jù)和所述第二數(shù)據(jù)都具有邏輯低電平的時段中輸出與所述電源電壓電平具有相同電壓電平的所述驅(qū)動使能信號。
5.按權(quán)利要求4所述的半導體器件，其中，所述邏輯電平檢測器包括: 第一反相器，所述第一反相器被配置為將所述第一數(shù)據(jù)反相； 第二反相器，所述第二反相器被配置為將所述第二數(shù)據(jù)反相；以及驅(qū)動使能信號輸出部，所述驅(qū)動使能信號輸出部被配置為將所述第一反相器的輸出信號與所述第二反相器的輸出信號組合，并輸出組合的信號作為所述驅(qū)動使能信號。
6.按權(quán)利要求3所述的半導體器件，其中，所述輔助驅(qū)動器被配置為在所述第一數(shù)據(jù)和所述第二數(shù)據(jù)具有不同邏輯電平的時段中向所述數(shù)據(jù)輸出焊盤供給電源電壓或接地電壓，而在所述第一數(shù)據(jù)和所述第二數(shù)據(jù)具有相同邏輯電平的時段中阻止所述供給。
7.按權(quán)利要求6所述的半導體器件，其中，所述輔助驅(qū)動器包括: 上拉預輔助驅(qū)動器，所述上拉預輔助驅(qū)動器被配置為，響應于所述驅(qū)動使能信號而將所述串行化數(shù)據(jù)反相； 上拉輔助驅(qū)動器，所述上拉輔助驅(qū)動器被配置為，響應于所述上拉預輔助驅(qū)動器的輸出數(shù)據(jù)而向所述數(shù)據(jù)輸出焊盤供給所述電源電壓； 下拉預輔助驅(qū)動器，所述下拉預輔助驅(qū)動器被配置為，響應于所述驅(qū)動使能信號而將所述串行化數(shù)據(jù)反相；以及 下拉輔助驅(qū)動器，所述下拉輔助驅(qū)動器被配置為，響應于所述下拉預輔助驅(qū)動器的輸出信號而向所述數(shù)據(jù)輸出焊盤供給所述接地電壓。
8.按權(quán)利要求1所述的半導體器件，其中，所述輔助驅(qū)動單元包括: 邏輯電平檢測器，所述邏輯電平檢測器被配置為，檢測所述第一數(shù)據(jù)和所述第二數(shù)據(jù)的邏輯電平，并生成電壓電平響應于檢測結(jié)果而被確定的上拉驅(qū)動數(shù)據(jù)和下拉驅(qū)動數(shù)據(jù)；上拉輔助驅(qū)動器，所述上拉輔助驅(qū)動器被配置為，將所述上拉驅(qū)動數(shù)據(jù)輸出給所述數(shù)據(jù)輸出焊盤；以及 下拉輔助驅(qū)動器，所述下拉輔助驅(qū)動器被配置為，將所述下拉驅(qū)動數(shù)據(jù)輸出至所述數(shù)據(jù)輸出焊盤。
9.按權(quán)利要求8所述的半導體器件，其中，所述邏輯電平檢測器包括: 上拉邏輯電平檢測部，所述上拉邏輯電平檢測部被配置為，在所述第一數(shù)據(jù)處于邏輯高電平而所述第二數(shù)據(jù)處于邏輯低電平的時段中將所述上拉驅(qū)動數(shù)據(jù)激活；以及 下拉邏輯電平檢測部，所述下拉邏輯電平檢測部被配置為，在所述第一數(shù)據(jù)具有邏輯低電平而所述第二數(shù)據(jù)具有邏輯高電平的時段中將所述下拉驅(qū)動數(shù)據(jù)激活。
10.按權(quán)利要求9所述的半導體器件，其中，所述上拉邏輯電平檢測部包括: 第一反相器，所述第一反相器被配置為將所述第一數(shù)據(jù)反相；以及 第一或非門，所述第一或非門被配置為對所述第一反相器的輸出數(shù)據(jù)和所述第二數(shù)據(jù)執(zhí)行“或非”操作，并輸出所述上拉驅(qū)動數(shù)據(jù)。
11.按權(quán)利要求10所述的半導體器件，其中，所述上拉邏輯電平檢測部包括: 第二反相器，所述第二反相 器被配置為將所述第二數(shù)據(jù)反相； 第二或非門，所述第二或非門被配置為對所述第二反相器的輸出數(shù)據(jù)和所述第一數(shù)據(jù)執(zhí)行“或非”運算；以及 第三反相器，所述第三反相器被配置為將所述第二或非門的輸出數(shù)據(jù)反相，并輸出反相數(shù)據(jù)作為所述下拉驅(qū)動數(shù)據(jù)。
12.一種半導體器件,包括: 主驅(qū)動單元，所述主驅(qū)動單元被配置為接收輸出數(shù)據(jù)并驅(qū)動數(shù)據(jù)輸出焊盤；以及輔助驅(qū)動單元，所述輔助驅(qū)動單元被配置為，當所述輸出數(shù)據(jù)和延遲數(shù)據(jù)具有不同邏輯電平時驅(qū)動所述數(shù)據(jù)輸出焊盤，其中，所述延遲數(shù)據(jù)是響應于源時鐘信號基于數(shù)據(jù)輸出時段來延遲所述輸出數(shù)據(jù)所獲得的。
13.按權(quán)利要求12所述的半導體器件，其中，所述輔助驅(qū)動單元包括: 數(shù)據(jù)延遲単元，所述數(shù)據(jù)延遲單元被配置為，響應于所述源時鐘信號而將所述輸出數(shù)據(jù)延遲所述數(shù)據(jù)輸出時段的單位時段，并輸出所述延遲數(shù)據(jù)； 邏輯電平檢測器，所述邏輯電平檢測器被配置為，檢測所述延遲數(shù)據(jù)和所述輸出數(shù)據(jù)的邏輯電平，并響應于檢測結(jié)果來控制驅(qū)動使能信號的電壓電平；以及 輔助驅(qū)動器，所述輔助驅(qū)動器被配置為，響應于所述驅(qū)動使能信號的電壓電平而將所述輸出數(shù)據(jù)輸出至所述數(shù)據(jù)輸出焊盤。
14.按權(quán)利要求13所述的半導體器件，其中，所述邏輯電平檢測器被配置為，在所述延遲數(shù)據(jù)和所述輸出數(shù)據(jù)具有不同邏輯電平的時段中輸出具有處于電源電壓電平與接地電壓電平之間的中間電平的所述驅(qū)動使能信號，在所述延遲數(shù)據(jù)和所述輸出數(shù)據(jù)都具有邏輯高電平的時段中輸出具有與所述接地電壓電平相同的電壓電平的所述驅(qū)動使能信號，以及在所述延遲數(shù)據(jù)和所述輸出數(shù)據(jù)都具有邏輯低電平的時段中輸出與所述電源電壓電平具有相同電平的所述驅(qū)動使能信號。
15.按權(quán)利要求14所述的半導體器件，其中，所述邏輯電平檢測器包括:第一反相器，所述第一反相器被配置為將所述輸出數(shù)據(jù)反相； 第二反相器，所述第二反相器被配置為將所述延遲數(shù)據(jù)反相；以及驅(qū)動使能信號輸出部，所述驅(qū)動使能信號輸出部被配置為，將所述第一反相器的輸出信號與所述第二反相器的輸出信號組合，并輸出組合的信號作為所述驅(qū)動使能信號。
16.按權(quán)利要求13所述的半導體器件，其中，所述輔助驅(qū)動器被配置為，在所述輸出數(shù)據(jù)和所述延遲數(shù)據(jù)具有不同邏輯電平的時段中向所述數(shù)據(jù)輸出焊盤供給電源電壓或接地電壓，而在所述輸出數(shù)據(jù)和所述延遲數(shù)據(jù)具有相同邏輯電平的時段中阻止所述供給。
17.按權(quán)利要求16所述的半導體器件，其中，所述輔助驅(qū)動器包括: 上拉預輔助驅(qū)動器，所述上拉預輔助驅(qū)動器被配置為，響應于所述驅(qū)動使能信號而將所述輸出數(shù)據(jù)反相； 上拉輔助驅(qū)動器，所述上拉輔助驅(qū)動器被配置為，響應于所述上拉預輔助驅(qū)動器的輸出數(shù)據(jù)而向所述數(shù)據(jù)輸出焊盤供給所述電源電壓； 下拉預輔助驅(qū)動器，所述下拉預輔助驅(qū)動器被配置為，響應于所述驅(qū)動使能信號而將所述輸出數(shù)據(jù)反相；以及 下拉輔助驅(qū)動器，所述下拉輔助驅(qū)動器被配置為，響應于所述下拉預輔助驅(qū)動器的輸出數(shù)據(jù)而向所述數(shù)據(jù)輸出焊盤供給所述接地電壓。
18.按權(quán)利要求12所述的半導體器件，其中，所述輔助驅(qū)動單元包括: 數(shù)據(jù)延遲単元，所述數(shù)據(jù)延遲單元被配置為，響應于源時鐘信號而將所述輸出數(shù)據(jù)延遲所述數(shù)據(jù)輸出時段的單位時段，并輸出所述延遲數(shù)據(jù)； 邏輯電平檢測器，所述邏輯電平檢測器被配置為，檢測所述延遲數(shù)據(jù)和所述輸出數(shù)據(jù)的邏輯電平，并生成上拉驅(qū)動數(shù)據(jù)和下拉驅(qū)動數(shù)據(jù)，所述上拉驅(qū)動數(shù)據(jù)和所述下拉驅(qū)動數(shù)據(jù)的電壓電平是響應于檢測結(jié)果 而被確定的； 上拉輔助驅(qū)動器，所述上拉輔助驅(qū)動器被配置為，將所述上拉驅(qū)動數(shù)據(jù)輸出至所述數(shù)據(jù)輸出焊盤；以及 下拉輔助驅(qū)動器，所述下拉輔助驅(qū)動器被配置為，將所述下拉驅(qū)動數(shù)據(jù)輸出至所述數(shù)據(jù)輸出焊盤。
19.按權(quán)利要求18所述的半導體器件，其中，所述邏輯電平檢測器包括: 上拉邏輯電平檢測部，所述上拉邏輯電平檢測部被配置為，在所述輸出數(shù)據(jù)處于邏輯高電平而所述延遲數(shù)據(jù)處于邏輯低電平的時段中將所述上拉驅(qū)動數(shù)據(jù)激活；以及 下拉邏輯電平檢測部，所述下拉邏輯電平檢測部被配置為，在所述輸出數(shù)據(jù)處于邏輯低電平而所述延遲數(shù)據(jù)處于邏輯高電平的時段中將所述下拉驅(qū)動數(shù)據(jù)激活。
20.按權(quán)利要求19所述的半導體器件，其中，所述上拉邏輯電平檢測部包括: 第一反相器，所述第一反相器被配置為將所述輸出數(shù)據(jù)反相；以及 或非門，所述或非門被配置為，對所述第一反相器的輸出數(shù)據(jù)和所述延遲數(shù)據(jù)執(zhí)行“或非”運算，并輸出所述上拉驅(qū)動數(shù)據(jù)。
21.按權(quán)利要求20所述的半導體器件，其中，所述下拉邏輯電平檢測部包括: 第二反相器，所述第二反相器被配置為將所述延遲數(shù)據(jù)反相； 第二或非門，所述第二或非門被配置為，對所述第二反相器的輸出數(shù)據(jù)和所述輸出數(shù)據(jù)執(zhí)行“或非”運算；以及第三反相器，所述第三反相器被配置為，將所述第二或非門的輸出數(shù)據(jù)反相，并輸出反相數(shù)據(jù)作為所述下拉驅(qū) 動數(shù)據(jù)。
全文摘要
本發(fā)明提供一種半導體器件，包括主驅(qū)動單元，所述主驅(qū)動單元被配置為將并行施加的第一數(shù)據(jù)和第二數(shù)據(jù)串行化，并將串行化數(shù)據(jù)輸出至數(shù)據(jù)輸出焊盤；以及輔助驅(qū)動單元，所述輔助驅(qū)動單元被配置為在所述第一數(shù)據(jù)和所述第二數(shù)據(jù)具有不同邏輯電平的時段中驅(qū)動所述數(shù)據(jù)輸出焊盤。
文檔編號H03K19/20GK103095287SQ201210083620
公開日2013年5月8日 申請日期2012年3月27日 優(yōu)先權(quán)日2011年11月8日
發(fā)明者崔昌奎 申請人:海力士半導體有限公司