專利名稱：高速跳頻寬帶頻率合成器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種頻率合成器，特別是一種可供多頻段跳頻通信系統(tǒng)工作使用的高速跳頻寬帶頻率合成器。
背景技術(shù)：
隨著無(wú)線通信技術(shù)的高速發(fā)展以及軟件無(wú)線電理念的不斷加深，無(wú)線通信設(shè)備進(jìn)入了一個(gè)高速發(fā)展時(shí)期。一種用一個(gè)平臺(tái)實(shí)現(xiàn)多頻段、多模式、多功能的中高速跳頻電臺(tái)已經(jīng)問(wèn)世。它的出現(xiàn)不僅取代了傳統(tǒng)的單一頻段、單一模式、不同功能的電臺(tái)進(jìn)行無(wú)線通信； 而且具有強(qiáng)大的抗干擾能力和組網(wǎng)能力，可以完成多個(gè)頻段、不同無(wú)線網(wǎng)絡(luò)之間，以及無(wú)限與有線網(wǎng)絡(luò)之間的組網(wǎng)、數(shù)據(jù)接入、交換和路由功能。跳頻寬帶頻率合成器是跳頻通信系統(tǒng)的心臟，它的各項(xiàng)性能指標(biāo)對(duì)跳頻通信系統(tǒng)具有決定性的影響。要想實(shí)現(xiàn)一個(gè)較好的跳頻通信系統(tǒng)，對(duì)跳頻寬帶頻率合成器的研究和實(shí)現(xiàn)就顯得尤為重要。以往，通常采用多個(gè)獨(dú)立頻率合成器進(jìn)行切換來(lái)實(shí)現(xiàn)多頻段工作，其電路復(fù)雜繁多，可靠性差、體積龐大，且支持的跳頻速率較低；如何實(shí)現(xiàn)寬頻帶覆蓋以及滿足高速跳頻的寬帶頻率合成器，這對(duì)于實(shí)現(xiàn)寬帶高速跳頻電臺(tái)來(lái)說(shuō)，成為亟待解決的一個(gè)重要課題。
實(shí)用新型內(nèi)容本實(shí)用新型的目的就是為了解決上述已有技術(shù)存在的問(wèn)題，提供一種結(jié)構(gòu)簡(jiǎn)單， 設(shè)計(jì)合理，工作可靠可供多頻段跳頻通信系統(tǒng)工作使用的高速跳頻寬帶頻率合成器。為了達(dá)到上述目的，本實(shí)用新型采用的技術(shù)方案是一種高速跳頻寬帶頻率合成器，包括有接口與FPGA控制電路單元1，鎖相環(huán)電路單元2，環(huán)路濾波器、壓控振蕩器與緩沖放大器電路單元3，射頻開關(guān)與射頻輸出接口單元 4，依次設(shè)置于印制電路板上，連同屏蔽罩5相結(jié)合構(gòu)成一個(gè)整體。其中所述接口與FPGA控制電路單元(1)包括有1個(gè)Jl控制接口(1.2)和1個(gè)UlFPGA 大規(guī)?？删幊剃嚵?1.1)；且Jl控制接口 (1.2)的第18、19、20、22腳，依次分別與UlFPGA 大規(guī)?？删幊剃嚵?1.1)的第60、43、42、65腳相連接。所述鎖相環(huán)電路單元2又包含有2個(gè)鎖相環(huán)芯片U2和U3，構(gòu)成3個(gè)獨(dú)立鎖相環(huán) PLL1、PLL2、PLL3 ；且PLL1、PLL2為一本振鎖相環(huán)，PLL3為二本振鎖相環(huán)，其中鎖相環(huán)PLL2、 PLL3集成于同一芯片U3中。本實(shí)用新型的基本設(shè)計(jì)思想是，將本振頻率提高，降低整個(gè)壓控振蕩器的覆蓋系數(shù)，從而達(dá)到寬頻帶覆蓋的目的；將可變本振采用雙環(huán)路實(shí)現(xiàn)，跳頻時(shí)進(jìn)行交錯(cuò)切換，從而使得本振的頻率切換滿足高速跳頻的要求。本實(shí)用新型的具體設(shè)計(jì)方案是一本振采用雙鎖相環(huán)構(gòu)成。在定頻工作時(shí)由PLL2 鎖相環(huán)工作，PLLl鎖相環(huán)關(guān)斷；在跳頻工作時(shí)，PLLU PLL2雙環(huán)同時(shí)交替工作，且每個(gè)鎖相環(huán)工作在相鄰跳的頻率點(diǎn)，通過(guò)射頻開關(guān)切換頻率；而PLL3鎖相環(huán)產(chǎn)生二本振信號(hào)。雙鎖相環(huán)電路U2、U3均為△ Σ補(bǔ)償技術(shù)的小數(shù)分頻芯片。頻率合成器控制部分電路采用大規(guī)模集成電路FPGA實(shí)現(xiàn)。[0013]本實(shí)用新型的工作過(guò)程是首先經(jīng)接口與FPGA控制電路單元1接收由系統(tǒng)送過(guò)來(lái)的頻率控制字信息后，經(jīng)過(guò)內(nèi)部程序運(yùn)算轉(zhuǎn)換成各鎖相環(huán)工作時(shí)所需要的控制信息并送到各鎖相環(huán)電路，由鎖相環(huán)內(nèi)部電路鎖存工作狀態(tài)，并工作在系統(tǒng)所需要的狀態(tài)下；當(dāng)接收到新頻率的控制信息時(shí)，工作狀態(tài)隨著進(jìn)行變化。當(dāng)定頻工作時(shí)，一本振PLLl環(huán)中的壓控振蕩器是斷電的，從而減少整機(jī)的耗電；跳頻工作時(shí)，當(dāng)一本振PLL2環(huán)工作在當(dāng)前頻率，一本振PLLl環(huán)則工作在下一跳的頻率；以此類推雙環(huán)不斷進(jìn)行切換。本實(shí)用新型基于采用了型號(hào)為APA150-TQ100I的大規(guī)模可在線編程門陣列 (FPGA) 0它完成了本實(shí)用新型所有控制功能。它使用了 Flash框架，可以通過(guò)JTAG接口程序的下載，可以隨時(shí)對(duì)程序進(jìn)行更新及加注；且設(shè)計(jì)的更新而無(wú)需對(duì)硬件進(jìn)行更改，使設(shè)計(jì)變得十分便捷。本實(shí)用新型所用的鎖相環(huán)電路型號(hào)為L(zhǎng)MX2485，它采用了目前先進(jìn)的Δ Σ的小數(shù)補(bǔ)償技術(shù)。小數(shù)分頻技術(shù)解決了鎖相環(huán)頻率合成器中的頻率分辨率和轉(zhuǎn)換時(shí)間的矛盾，但是卻引入了嚴(yán)重的相位噪聲，△ Σ調(diào)制器對(duì)噪聲具有整形的功能，因而將多階的△ Σ調(diào)制器用于小數(shù)分頻補(bǔ)償技術(shù)中很好地解決了相位噪聲的問(wèn)題；使得小數(shù)分頻的鎖相環(huán)電路也可以得到較純的頻譜特性。本實(shí)用新型為在實(shí)施滿足頻率快速切換，采用了開關(guān)乒乓切換的工作原理，即當(dāng) PLLl環(huán)工作時(shí)，PLL2環(huán)已經(jīng)準(zhǔn)備好下一跳的工作頻率，通過(guò)開關(guān)切換達(dá)到頻率的快速切換；切換時(shí)間為開關(guān)時(shí)間以及功率建立時(shí)間，開關(guān)時(shí)間啟動(dòng)時(shí)間為納秒級(jí)，加上功率建立時(shí)間也僅為十微秒左右，完全能夠滿足高速跳頻的要求?？傊?，本實(shí)用新型在頻帶寬達(dá)480MHz的頻帶范圍內(nèi)，實(shí)現(xiàn)了頻率快速切換的寬帶高速跳頻頻率合成，滿足寬帶高速跳頻電臺(tái)的要求。通過(guò)乒乓切換實(shí)現(xiàn)了頻率的快速切換， 采用小數(shù)分頻技術(shù)以及△ Σ的小數(shù)補(bǔ)償技術(shù)，實(shí)現(xiàn)了高分辨率以及較好的頻譜特性；選用大規(guī)模集成電路以及體積小、高集成度的鎖相環(huán)電路，實(shí)現(xiàn)了小型化、集成化，更為重要的是運(yùn)用可編程器件，簡(jiǎn)化了硬件設(shè)計(jì)的復(fù)雜程度。具有結(jié)構(gòu)簡(jiǎn)單、使用方便、設(shè)計(jì)合理、工作可靠、靈活快捷、適用性強(qiáng)等特點(diǎn)。

圖1本實(shí)用新型電原理圖；圖2本實(shí)用新型印制板布局圖。圖中符號(hào)說(shuō)明1是接口與FPGA控制電路單元；2是鎖相環(huán)電路單元；3是環(huán)路濾波器、壓控振蕩器與緩沖放大器電路單元；4是射頻控制開關(guān)與射頻輸出接口單元；5是屏蔽罩。1. 1是Ul大規(guī)?？删幊剃嚵蠪PGA，型號(hào)為APA150-TQ100I ；1.2是Jl控制信號(hào)接口。2. 1是U2 —本振跳頻鎖相環(huán)，型號(hào)為L(zhǎng)MXM85 ；2. 2是U3 —本振以及二本振鎖相環(huán)，型號(hào)為L(zhǎng)MXM85。[0030]3. 1是Zl、Z2 —本振環(huán)路濾波器；3. 2是VC01、VC02 —本振壓控振蕩器，型號(hào)為VL1500 ；3. 3是U4、TO —本振緩沖放大器；3. 4是D 二本振環(huán)路濾波器；3. 5是VC03 二本壓控振蕩器，型號(hào)為VLl 100 ；3. 6是TO 二本振緩沖放大器。4. 1是Kl、K2和K3射頻切換開關(guān)；4. 2是Z4 —本振射頻輸出濾波器；4. 3是J2 —本振射頻輸出接口 ；4. 4是Z5 二本振射頻輸出濾波器；4. 5是J3 二本振射頻輸出接口。
具體實(shí)施方式
請(qǐng)參閱圖1、2所示，為本實(shí)用新型具體實(shí)施例。結(jié)合圖1、圖2可見(jiàn)本實(shí)用新型包括有接口與FPGA控制電路單元1，鎖相環(huán)電路單元2，環(huán)路濾波器、壓控振蕩器與緩沖放大器電路單元3，射頻開關(guān)與射頻輸出接口單元 4，依次設(shè)置于印制電路板上，連同屏蔽罩5相結(jié)合構(gòu)成一個(gè)整體。其中所述屏蔽罩5為2個(gè)金屬封閉罩蓋，分別罩蓋住2個(gè)鎖相環(huán)單元，用于有效防止本振頻率的泄漏，以確保2個(gè)鎖相環(huán)電路之間的隔離度，既防止本振頻率給系統(tǒng)引入不必要的干擾信號(hào)；又避免了本振信號(hào)不受外界信號(hào)的影響，從而獲得良好的頻譜純度。從圖1可以看出所述接口與FPGA控制電路單元1包括有1個(gè)Jl控制接口 1. 2和1個(gè)Ul FPGA大規(guī)?？删幊剃嚵?.1;且Jl控制接口 1.2的第18、19、20、22腳，依次分別與肌FPGA大規(guī)?？删幊剃嚵?. 1的第60、43、42、65腳相連接。所述鎖相環(huán)電路單元2包括有U2鎖相環(huán)芯片2. 1、U3鎖相環(huán)芯片2. 2，構(gòu)成3個(gè)獨(dú)立鎖相環(huán)PLL1、PLL2、PLL3 ；且U2鎖相環(huán)2. 1的第6、7、8、20、10腳依次分別與UlFPGA大規(guī)?？删幊剃嚵?. 1的第3、2、99、95、98腳對(duì)應(yīng)相連接；U3鎖相環(huán)2. 2的第6、7、8、10、20腳依次分別與Ul FPGA大規(guī)模可編程陣列1. 1的第85、84、83、82、74腳對(duì)應(yīng)相連接。所述環(huán)路濾波器、壓控振蕩器、緩沖放大器電路單元3包括有Z1、Z2 —本振環(huán)路濾波器3. 1，VC01、VC02 —本振壓控振蕩器3. 2，U4.U5 一本振緩沖放大器3. 3，Z3 二本振環(huán)路濾波器3. 4，VC03 二本振壓控振蕩器3. 5，TO 二本振輸出放大器3. 6 ；且Zl —本振環(huán)路濾波器3. 1的第1、2腳分別與U2鎖相環(huán)電路2. 1的第1腳和VCOl —本振壓控振蕩器3. 2的第 2腳對(duì)應(yīng)相連接，而VCOl —本振壓控振蕩器3. 2的第10、14腳分別與U2鎖相環(huán)電路2. 1的第4腳和U4 —本振緩沖放大器3. 3的第1腳對(duì)應(yīng)相連接；Z2 —本振環(huán)路濾波器3. 1的第 1、2腳分別與U3鎖相環(huán)電路2. 1的第1腳和VC02 —本振壓控振蕩器3. 2的第2腳對(duì)應(yīng)相連接，而VC02 —本振壓控振蕩器3. 2的第10、14腳分別與U3鎖相環(huán)電路2. 1的第4腳和 U5 一本振緩沖放大器3. 3的第1腳對(duì)應(yīng)相連接J3 二本振環(huán)路濾波器3. 4的第1、2腳分別與U3鎖相環(huán)電路2. 1的第18腳和VC03 二本振壓控振蕩器3. 5的第2腳對(duì)應(yīng)相連接，而 VC03 二本振壓控振蕩器3. 2的第10、14腳分別與U3鎖相環(huán)電路2. 1的第13腳和U6 一本振緩沖放大器3. 6的第1腳對(duì)應(yīng)相連接。所述射頻控制開關(guān)與射頻輸出接口單元4包括有K1、K2和Κ3射頻開關(guān)4. 1，Ζ4 — 本振射頻輸出濾波器4. 2，J2 一本振射頻輸出接口 4. 3，Ζ5 二本振射頻輸出濾波器4. 4，J3 二本振射頻輸出接口 4. 5 ；且ΚΙ、Κ2和Κ3射頻開關(guān)4. 1的第1、2腳同時(shí)與UlFPGA大規(guī)?？删幊剃嚵?. 1的第91、90腳對(duì)應(yīng)相連接；Kl射頻開關(guān)4. 1的第3、5腳分別與Κ3射頻開關(guān) 4. 1的第5腳和U4 —本振緩沖放大器3. 3的第4腳對(duì)應(yīng)相連接，Κ2射頻開關(guān)4. 1的第3、8 腳分別與Κ3射頻開關(guān)4. 1的第8腳和U5 一本振緩沖放大器3. 3的第4腳對(duì)應(yīng)相連接，Κ3 射頻開關(guān)4. 1的第3腳與Ζ4 —本振射頻輸出濾波器4. 2的第1腳相連接，繼而Ζ4 —本振射頻輸出濾波器4. 2的第2腳與J2 —本振射頻輸出接口 4. 3的第5腳相連接；Ζ5 二本振射頻輸出濾波器4. 4的第1、2腳分別與U6 一本振緩沖放大器3. 6的第4腳和J3 二本振射頻輸出接口 4. 5的第5腳相連接。以上實(shí)施例，僅為本實(shí)用新型的較佳實(shí)施例而已，用以說(shuō)明本實(shí)用新型的技術(shù)特征和可實(shí)施性；同時(shí)以上的描述，對(duì)于熟知本技術(shù)領(lǐng)域的專業(yè)人士應(yīng)可明了并加以實(shí)施，因此，其它在未脫離本實(shí)用新型所揭示的前提下所完成的等效的改變或修飾，均應(yīng)包含在本實(shí)用新型的權(quán)利要求范圍之內(nèi)中。
權(quán)利要求1.高速跳頻寬帶頻率合成器，包括有接口與FPGA控制電路單元(1)，鎖相環(huán)電路單元O)，環(huán)路濾波器、壓控振蕩器與緩沖放大器電路單元(3)，射頻開關(guān)與射頻輸出接口單元G)，依次設(shè)置于印制電路板上，連同屏蔽罩(5)相結(jié)合構(gòu)成一個(gè)整體，其特征是所述接口與FPGA控制電路單元(1)包括有1個(gè)Jl控制接口(1.2)和1個(gè)Ul FPGA大規(guī)?？删幊剃嚵?1.1)；且Jl控制接口 (1.2)的第18、19、20、22腳，依次分別與Ul FPGA大規(guī)?？删幊剃嚵?1.1)的第60、43、42、65腳相連接。
2.如權(quán)利要求1所述的高速跳頻寬帶頻率合成器，其特征是所述鎖相環(huán)電路單元( 包括有U2鎖相環(huán)芯片(2. 1)和U3鎖相環(huán)芯片(2. 2)，構(gòu)成3個(gè)獨(dú)立鎖相環(huán)PLLl、PLL2、PLL3 ；且U2鎖相環(huán)(2. 1)的第6、7、8、20、10腳依次分別與UlFPGA大規(guī)?？删幊剃嚵?1. 1)的第3、2、99、95、98腳對(duì)應(yīng)相連接；U3鎖相環(huán)(2. 2)的第6、7、8、10、20腳依次分別與Ul FPGA大規(guī)?？删幊剃嚵?1. 1)的第85、84、83、82、74腳對(duì)應(yīng)相連接。
3.如權(quán)利要求1所述的高速跳頻寬帶頻率合成器，其特征是所述環(huán)路濾波器、壓控振蕩器與緩沖放大器電路單元C3)包括有Zl、Z2 一本振環(huán)路濾波器(3. 1)，VCOU VC02 一本振壓控振蕩器(3. 2)，U4、U5 一本振緩沖放大器(3. 3)，Z3 二本振環(huán)路濾波器(3. 4)，VC03 二本振壓控振蕩器(3. 5)，U6 二本振輸出放大器3. 6)，其中Zl 一本振環(huán)路濾波器(3. 1)的第1、2腳分別與U2鎖相環(huán)電路(2. 1)的第1腳和VCOl一本振壓控振蕩器(3. 2)的第2腳對(duì)應(yīng)相連接，而VCOl —本振壓控振蕩器(3. 2)的第10、14腳分別與U2鎖相環(huán)電路(2. 1)的第4腳和U4 —本振緩沖放大器(3. 3)的第1腳對(duì)應(yīng)相連接；Z2 一本振環(huán)路濾波器(3. 1)的第1、2腳分別與U3鎖相環(huán)電路(2. 1)的第1腳和VC02一本振壓控振蕩器(3. 2)的第2腳對(duì)應(yīng)相連接，而VC02 —本振壓控振蕩器(3. 2)的第10、14腳分別與U3鎖相環(huán)電路(2. 1)的第4腳和U5 一本振緩沖放大器(3. 3)的第1腳對(duì)應(yīng)相連接；Z3 二本振環(huán)路濾波器(3. 4)的第1、2腳分別與U3鎖相環(huán)電路(2. 1)的第18腳和VC03二本振壓控振蕩器(3. 5)的第2腳對(duì)應(yīng)相連接，而VC03 二本振壓控振蕩器(3. 2)的第10、14腳分別與U3鎖相環(huán)電路(2. 1)的第13腳和U6 一本振緩沖放大器(3. 6)的第1腳對(duì)應(yīng)相連接。
4.如權(quán)利要求1所述的高速跳頻寬帶頻率合成器，其特征是所述射頻控制開關(guān)與射頻輸出接口單元⑷包括有K1、K2和Κ3射頻開關(guān)(4. 1)，Ζ4一本振射頻輸出濾波器(4. 2)，J2 一本振射頻輸出接口(4. 3)，Ζ5 二本振射頻輸出濾波器(4. 4)，J3 二本振射頻輸出接口 (4. 5)，其中:KU Κ2和Κ3射頻開關(guān)(4. 1)的第1、2腳同時(shí)與Ul FPGA大規(guī)模可編程陣列(1. 1)的第91、90腳對(duì)應(yīng)相連接；Kl射頻開關(guān)(4. 1)的第3、5腳分別與Κ3射頻開關(guān)(4. 1)的第5腳和U4 —本振緩沖放大器(3. 3)的第4腳對(duì)應(yīng)相連接；Κ2射頻開關(guān)(4. 1)的第3、8腳分別與Κ3射頻開關(guān)(4. 1)的第8腳和U5 一本振緩沖放大器(3. 3)的第4腳對(duì)應(yīng)相連接；Κ3射頻開關(guān)(4. 1)的第3腳與Ζ4 —本振射頻輸出濾波器(4. 2)的第1腳相連接；TA 一本振射頻輸出濾波器(4. 2)的第2腳與J2 —本振射頻輸出接口(4. 3)的第5腳相連接；Z5 二本振射頻輸出濾波器(4. 4)的第1、2腳分別與U6 一本振緩沖放大器(3. 6)的第4腳和J3 二本振射頻輸出接口(4. 的第5腳相連接。
專利摘要本實(shí)用新型為高速跳頻寬帶頻率合成器，包括有接口與FPGA控制電路單元1，鎖相環(huán)電路單元2，環(huán)路濾波器、壓控振蕩器與緩沖放大器電路單元3，射頻開關(guān)與射頻輸出接口單元4，依次設(shè)置于印制電路板上，連同屏蔽罩5相結(jié)合構(gòu)成一個(gè)整體。其基本設(shè)計(jì)思想是，將本振頻率提高，降低整個(gè)壓控振蕩器的覆蓋系數(shù)，從而達(dá)到寬頻帶覆蓋的目的；將可變本振采用雙環(huán)路實(shí)現(xiàn)，跳頻時(shí)進(jìn)行交錯(cuò)切換，滿足了高速跳頻的要求；同時(shí)，采用Δ∑補(bǔ)償?shù)男?shù)分頻技術(shù)，實(shí)現(xiàn)了高分辨率和較好的頻譜特性；選用大規(guī)模集成電路，實(shí)現(xiàn)了小型化；更為重要的是運(yùn)用可編程器件，簡(jiǎn)化了硬件設(shè)計(jì)的復(fù)雜程度；具有結(jié)構(gòu)簡(jiǎn)單、設(shè)計(jì)合理、工作可靠、靈活快捷、適用性強(qiáng)等特點(diǎn)。
文檔編號(hào)H03L7/16GK202334493SQ20112041650
公開日2012年7月11日 申請(qǐng)日期2011年10月26日 優(yōu)先權(quán)日2011年10月26日
發(fā)明者嚴(yán)忠, 余華慶, 喻暉, 宋錕, 屈蓉, 廖敏, 梅紅波, 王昌平, 門群利, 陳海軍, 黃冬泉, 黃華東, 黃祥 申請(qǐng)人:武漢中元通信股份有限公司