專利名稱：用于延遲鎖定環(huán)的初始化電路的制作方法
用于延遲鎖定環(huán)的初始化電路本申請是原始申請200480017535. 4(國際申請?zhí)朠CT/CA2004/000936，國際申請日2004年6月23日，進入中國國家階段日2005年12月23日)的分案申請，并因此要求如下優(yōu)先權(quán)2003 年 6 月 25 日遞交的 US 60/482, 260，和2003 年 8 月 25 日遞交的 US 10/647, 664。
背景技術(shù)：
具有可調(diào)節(jié)延遲線的延遲鎖定環(huán)(DLL)被用來通過延遲第一時鐘信號使第一時鐘信號與第二時鐘信號同步。該DLL包括鑒相器，其檢測第一時鐘信號和第二時鐘信號之間的相位差?；谒鶛z測的相位差，該DLL通過增加適當?shù)难舆t給第一時鐘信號，直到第二時鐘信號與第一時鐘信號同相，從而使第一時鐘信號同步于外部時鐘信號。圖1是現(xiàn)有技術(shù)DLL 100的方框圖。通過時鐘緩沖器101緩沖外部所提供的時鐘 (CLK)來提供參考時鐘(CLK_REF)，該參考時鐘(CLK_REF)耦合到壓控延遲線102和鑒相器 104。該壓控延遲線102產(chǎn)生輸出時鐘(CLK_0UT)，該輸出時鐘(CLK_0UT)是CLK-REF的延遲版本，并且被發(fā)送到裝置內(nèi)的各個電路中而且也被發(fā)送到復制延遲電路103。復制延遲電路103提供與通過緩沖器101和線路發(fā)送延遲的延遲相似的延遲。復制延遲對于本領(lǐng)域的技術(shù)人員是公知的。參見進一步解釋復制延遲的由!7OSS等人共同所有的美國專利號 5，796，673。從復制延遲電路103輸出的反饋時鐘信號CLK_FB被耦合到鑒相器104。其他現(xiàn)有技術(shù)的DLL利用數(shù)字延遲線或分接(tapped)延遲線。共有的美國專利號5，796，673 和6，087，868中描述了這些DLL。鑒相器104產(chǎn)生取決于CLK_REF和CLK_FB之間相位差的相位控制信號(UP， DOWN)。DOWN信號在每個CLK_REF上升沿上被設置為邏輯‘ 1’，并且UP信號在每個CLK_FB 上升沿上被設置為邏輯‘1’。當接收到這兩個信號的第二上升沿時，UP和DOWN信號都被復位到邏輯‘0’。從而，當在CLK_FB上升沿之前檢測到CLK_REF上升沿時，DOWN信號轉(zhuǎn)換到邏輯‘0’來減少壓控延遲線(VOTL) 102中的延遲，直到檢測到CLK_FB的下一個上升沿?；蛘撸绻贑LK_REF上升沿之前檢測到CLK_FB上升沿，UP信號被維持(邏輯‘1’)來增加延遲，直到檢測到CLK_REF的下一個上升沿。鑒相器104的相位控制信號(UP/DOWN)通過電荷泵105和環(huán)路濾波器106結(jié)合，來提供用于V⑶L 110的可變偏壓VemI 10。偏壓Vem選擇延遲來通過V⑶L 102加入到CLK_ REF，來使 CLK_FB 和 CLK_REF 同步。鑒相器100可以是電平敏感的或沿觸發(fā)的。通常，使用沿觸發(fā)的鑒相器，因為電平敏感的鑒相器易受錯誤鎖定的影響。然而，時鐘是自由運行的，并且不了解在復位之后哪個時鐘沿將首先出現(xiàn)。從而，取決于鑒相器的輸入信號之間的初始相位關(guān)系(也就是，取決于在系統(tǒng)復位或加電之后CLK_REF或CLK_FB的上升沿是否首先出現(xiàn))。當延遲應該減小(增力口)時，可能首先觸發(fā)UP (/DOWN)信號，從而具有沿觸發(fā)的鑒相器的DLL永遠達不到鎖定。圖2是現(xiàn)有技術(shù)的沿觸發(fā)鑒相器104的原理圖。鑒相器104檢測CLK_REF和CLK_FB之間的相位差，并且基于相位差來將UP、DOWN信號設置為邏輯‘1’，以增加或減少延遲。 鑒相器104包括兩個上升沿觸發(fā)的D-類型觸發(fā)器(DFF) 201、203和復位電路210。每個DFF 201,203的輸入被耦合到VDD，并且每個DFF 201、203各自的異步復位輸入耦合到復位電路 210的輸出端(RSTb)。當RESETS信號為邏輯‘0，時或當UP和DOWN信號都為邏輯‘1，時， 復位電路210在RSTb信號上產(chǎn)生邏輯‘0，以復位DFF 201、203。每個DFF的時鐘輸入耦合到各自的一個輸入信號(CLK_REF、CLK_FB)，其中DEF 201的時鐘輸入耦合到CLK_REF并且DEF 203的時鐘輸入耦合到CLK_FB。每個DFF 201、 203的輸出端耦合到電荷泵105(圖1)的各自的UP/DOWN輸入端，以便基于所檢測到的時鐘之間的相位差來增加或減小VCDL 102的延遲。如果CLK_REF的上升沿(從邏輯‘0’轉(zhuǎn)換到邏輯‘1’)先于CLK_FB的上升沿被檢測到，則延遲減小。例如，如果CLK_REF的上升沿在CLK_FB的上升沿之前出現(xiàn)，維持DOWN 信號(也就是，DFF 201的輸出改變到邏輯‘1’ )來減小延遲。當DOWN信號為邏輯‘1’時， 電荷泵和環(huán)路濾波器減小V⑶L 102中的延遲。DOWN信號保持為邏輯‘ 1’，直到CLK_FB隨后的上升沿對DFF 203提供時鐘，并且DFF 203的輸出端上的UP信號從邏輯‘0，轉(zhuǎn)換到邏輯‘1’。當UP和DOWN信號都為邏輯‘1’時，復位電路210在RSTb信號上產(chǎn)生邏輯‘0’脈沖。耦合到DFF 201,203的異步復位輸入端的RSTb信號上的邏輯‘0，脈沖復位DFF 201、 203，并且UP和DOWN信號被復位到邏輯‘0’。如果CLK_FB的上升沿先于CLK_REF的上升沿被檢測到，延遲增加，UP信號從邏輯 ‘0’轉(zhuǎn)換到邏輯‘1’。當UP信號為邏輯‘1’時，電荷泵和環(huán)路濾波器增加通過延遲線的延遲。UP信號被保持在邏輯‘ 1’，直到CLK_REF的上升沿對DFF 203提供時鐘，并且DOWN信號轉(zhuǎn)換到邏輯‘1’。當UP和DOWN信號都被維持(為邏輯‘1’)時，復位電路210在RSTb 信號上產(chǎn)生邏輯‘0，并且復位DFF 201、203。在DFF201、203復位之后，在DFF輸出端上的 UP和DOWN信號被復位到邏輯‘0’。在加電或系統(tǒng)復位之后，通常將壓控延遲線設置為最小延遲。如果在復位或加電之后，CLK_FER信號的上升沿在CLK_FB信號的上升沿之前出現(xiàn)，鑒相器104將DOWN信號設置為邏輯‘1’來減小延遲。然而，延遲已經(jīng)是所允許的最小值。因此，全部隨后的鑒相器周期將連續(xù)試圖減小DLL延遲，并且DLL將永遠達不到鎖定。圖3是說明在復位之后時鐘沿調(diào)整次序問題的時序圖。當CLK_REF的上升沿先于 CLK_FB的上升沿出現(xiàn)時，出現(xiàn)達到鎖定的問題。在所示的例子中，CLK_REF的上升沿和CLK_ FB的下降沿同時出現(xiàn)。然而，相位差是可變的，并且兩個上升沿可以恰好在同時出現(xiàn)。結(jié)合圖2所示的電路來描述圖3。在復位期間，RESETb信號保持在邏輯‘0’，并且壓控延遲線中的延遲被設置為最小的延遲(一個單位的延遲單元)。同樣，由于DFF 201、203被RESETb 信號上的邏輯‘0’保持復位，信號UP和DOWN都保持在邏輯‘0’。在時間200時，RESETb信號從邏輯‘0，轉(zhuǎn)換到邏輯‘1，。正如所示，在復位之后， CLK_REF的上升沿出現(xiàn)，隨后出現(xiàn)CLK_FB的上升沿。在時間202時，CLK_REF信號上的第一上升沿(從邏輯‘0，到邏輯‘1，)置位DFF 201，并且DOWN信號(DFF 201的輸出)被設置為邏輯‘1，。當DOWN信號為邏輯‘1，時，減小延遲線中的延遲。然而，DLL延遲已經(jīng)在RESETb為邏輯‘0，時被設置在最小值。因此， DOWN信號上的邏輯‘1’對于V⑶L的延遲沒有影響。
在時間204，CLK_FB信號上所檢測到的上升沿置位DFF 203，導致將UP信號(DFF 203的輸出)設置為邏輯‘1’。當UP信號和DOWN信號都為邏輯‘1’時，復位電路210在 RSTb信號上產(chǎn)生邏輯‘0，脈沖，來復位DFF201、203，并且將UP和DOWN信號在時間206復位為邏輯‘0’。在時間208，從CLK_REF的下一個上升沿開始重復這種順序，并且在CLK_REF和 CLK_FB的每個隨后上升沿時繼續(xù)。延遲保持在最小的延遲上，并且因此，DLL永遠達不到鎖定。

發(fā)明內(nèi)容
提出了延遲鎖定環(huán)中的一種初始化電路，其保證在復位之后去往鑒相器的時鐘信號的順序適當。該延遲鎖定環(huán)包括向參考時鐘提供延遲以生成反饋時鐘的延遲電路。該延遲電路具有延遲范圍。延遲鎖定環(huán)中的鑒相器比較參考時鐘和反饋時鐘的相位來改變延遲電路的延遲。在復位之后，初始化電路保證鑒相器在收到參考時鐘和反饋時鐘中的一個之后最初沿著遠離延遲范圍第一端的方向改變延遲，并且僅在收到參考時鐘和反饋時鐘中的一個并隨后接收到參考時鐘和反饋時鐘中的另一個之后，該鑒相器能夠沿向著第一端的相反方向改變延遲。延遲范圍的第一端為最小的延遲，并且遠離第一端的方向增加延遲，并且向著第一端的相反方向減小延遲。該初始化電路在收到參考時鐘之后增加延遲，并且僅在收到其后面跟隨著反饋時鐘的參考時鐘之后能夠減小延遲。初始化電路可以包括第一鎖存器和第二鎖存器，其中第二鎖存器的輸入端耦合到第一鎖存器的輸出端。第一鎖存器響應參考時鐘，并且檢測參考時鐘的第一沿來開始沿著遠離第一端的方向改變延遲。第二鎖存器響應反饋時鐘，并且在由第一鎖存器已經(jīng)檢測到參考時鐘第一沿之后，檢測反饋時鐘的沿，來開始沿著相反方向改變延遲。 在可選的實施例中，通過增加兩個鎖存器到初始化電路，可以增加更多的延遲，以允許時鐘穩(wěn)定。第三鎖存器的輸入端耦合到第一鎖存器的輸出端，并且第四鎖存器的輸入端耦合到第三鎖存器的輸出端。第三鎖存器檢測參考時鐘的下一個沿，從而使鑒相電路沿著第一方向的啟動延遲至少一個參考時鐘周期。第四鎖存器檢測反饋時鐘的下一個沿，從而使鑒相器沿著另一方向的調(diào)整的啟動延遲至少一個反饋時鐘周期。參考時鐘的第一沿可以為上升沿，并且反饋時鐘的沿為上升沿。在可選的實施例中，初始化電路包括第一鎖存器和第二鎖存器。該第一鎖存器響應反饋時鐘，并且檢測反饋時鐘的第一沿，從而開始沿著遠離第一端的方向改變延遲。第二鎖存器響應參考時鐘，在由第一鎖存器已經(jīng)檢測到反饋時鐘的第一沿之后，該第二鎖存器檢測參考時鐘的沿，從而開始沿著相反方向改變延遲。第二鎖存器的輸入端耦合到第一鎖存器的輸出端。鑒相器可以包括響應參考時鐘來產(chǎn)生第一相位控制信號的鎖存器以及響應反饋時鐘來產(chǎn)生第二相位控制信號的另一鎖存器。


從下面對本發(fā)明的優(yōu)選實施例(附圖中進行了圖示)的更詳細的描述中，本發(fā)明的前述和其他的目標、特征和優(yōu)點是顯而易見的，附圖中，所有圖中相同的標號表示相同的部件。附圖不必按比例，而是著重說明本發(fā)明的原理。圖1是典型的現(xiàn)有技術(shù)的延遲鎖定環(huán)(DLL)的方框圖；圖2是典型的現(xiàn)有技術(shù)的鑒相器的示意圖；圖3是說明在復位之后時鐘沿順序問題的時序圖；圖4是根據(jù)本發(fā)明的原理包括鑒相器初始化電路的沿觸發(fā)鑒相電路的示意圖；圖5是圖4中所示復位電路實施例的電路圖；圖6是說明圖4和5所示的電路操作的時序圖；圖7是說明當在復位之后反饋時鐘的上升沿先于參考時鐘上升沿時圖4中所示的電路操作的時序圖；圖8是在DLL中使用的圖4所示的鑒相器電路的可選實施例的示意圖，其中在復位時將延遲復位為最大值；圖9是鑒相器初始化電路的可選實施例的示意圖；圖10仍是鑒相器初始化電路的另一個實施例；及圖11是說明當參考時鐘的上升沿先于反饋時鐘的上升沿時圖9的電路操作的時序圖。
具體實施例方式下面是本發(fā)明優(yōu)選實施例的描述。圖4是根據(jù)本發(fā)明的原理包括鑒相器初始化電路410的沿觸發(fā)鑒相電路400的示意圖。鑒相電路400代替圖1的鑒相器104來提供新的DLL。鑒相電路400包括檢測參考時鐘(CLK_REF)信號和反饋時鐘(CLK_FB)信號之間的相位差的鑒相器412。鑒相器412的輸出端(UP、D0WN)耦合到結(jié)合圖1所示的鑒相器104所描述的電荷泵的各自的UP/DOWN輸入端，以便基于時鐘之間所檢測到的相位差來增加或減小參考時鐘的延遲。延遲的范圍可以從最小值到最大值。在壓控延遲線中，控制電壓具有一定范圍的允許值。該范圍的一端對應于VCDL的最小延遲值，并且該范圍的另一端對應于VCDL的最大延遲值。VCDL的操作對于本領(lǐng)域的技術(shù)人員來說是容易理解的，從而不用進一步討論。 使用數(shù)字延遲線的其他DLL具有通常等于數(shù)字延遲線中一個單位延遲的最小延遲值以及通常等于數(shù)字延遲線中多個單位延遲的最大延遲值。在所示實施例中，DLL的延遲在復位時被復位到最小值。在節(jié)點A和節(jié)點B上耦合到鑒相器412的鑒相器初始化電路410保證在復位之后的時鐘沿的檢測的正確順序。為了保證正確順序，鑒相器初始化電路410使鑒相器412的操作失效直到在復位之后已經(jīng)檢測到CLK_REF的第一上升沿之后。在鑒相器初始化電路410檢測到CLK_REF的第一上升沿之后，將鑒相器412的狀態(tài)設置為允許DLL延遲的增加。鑒相器初始化電路410 進一步延遲由鑒相器412啟動的延遲減小，直到下一個CLK_FB上升沿，來保證在系統(tǒng)或加電復位之后即使在時鐘之間不存在初始相位差時，也總是增加延遲。在延遲的初始增加之后，鑒相器412的操作如圖2和3中所描述的現(xiàn)有技術(shù)的鑒相器那樣。通過在復位之后首先檢測CLK_REF的上升沿，并且在啟動相位檢測之前延遲對CLK_FB的第一上升沿的檢測， 從而延遲在復位之后總是增加。在復位之后通過總是自動地增加延遲，將不會遇到結(jié)合圖2和3所描述的現(xiàn)有技術(shù)中鑒相器的未鎖定條件。鑒相器初始化電路410包括兩個DFF 404、403。DFF 404檢測在復位之后的CLK_ REF的第一上升沿，并且通過將節(jié)點A設置為邏輯‘1，來增加延遲。DFF 403延遲通過在節(jié)點B保持邏輯‘0’來減小延遲的過程，直到CLK_FB的下一個上升沿出現(xiàn)。鑒相電路402包括兩個DFF 401、402和復位電路416。DFF 404的輸出端(節(jié)點 A)耦合到DFF 402的D輸入端，并且DFF 403的輸出端(節(jié)點B)耦合到DFF 401的D輸入端。每個DFF 401、402各自的異步復位輸入端耦合到復位電路416的輸出端(RSTb)。RSTb 信號在復位期間(RESETb信號保持在邏輯‘0’，或UP和DOWN信號都在邏輯‘1’ )被設置到邏輯‘0，來復位DFF 401,402ο每個DFF 401、402的時鐘輸入耦合到各自一個輸入時鐘信號(CLK_REF、CLK_FB) 的相應的一個，其中DFF 401的時鐘輸入端耦合到CLK_REF，并且DFF 402的時鐘輸入端耦合CLK_FB。每個DFF 401,402的輸出端耦合到電荷泵的各自的UP/DOWN輸入端，以便基于時鐘之間所檢測的相位差來增加或減小延遲。圖5是圖4所示的復位電路416的實施例的電路圖。復位電路416包括多個反相器 215、213、212、217，NAND 門 216 和 AND-0R-INVERTER211。下面的表 1 示出了描述復位電
路的操作的真值表。
輸入端輸出端
UPDOWNRESETbRSTb
XXOO 01X1
10X1 11X0表 1在復位期間，在反相器217的輸入端上，RESETb信號被設置為邏輯‘0，并且RSTb 信號被設置為邏輯‘0’。在耦合到AND-0R-INVERTER211的一個輸入的反相器217的輸出端上的邏輯‘1，導致RSTb信號上的邏輯‘0’。當鑒相器電路412的UP和DOWN輸出都轉(zhuǎn)換到邏輯‘1，時，RSTb信號被設置為邏輯‘0’，持續(xù)的時間長度等于通過反相器212、213、214的傳播延遲。先于在NAND門216的輸入端上DOWN和UP信號轉(zhuǎn)換為邏輯‘1’，反相器212的輸出為邏輯‘1’。當NAND門216 的輸入都為邏輯‘1’時，NAND門216的輸出轉(zhuǎn)換到邏輯‘0’。在反相器215的輸入端的邏輯‘0’導致耦合到AND-0R-INVERTER 211的輸入端的反相器215的輸出端上的邏輯為‘1’。 當AND-0R-INVERTER 211的輸入端都為邏輯‘1，時，RSTb信號轉(zhuǎn)換到邏輯‘0，。在反相器 214的輸入端上的邏輯“1”傳播通過反相器213、212，導致耦合到反相器212的輸出端的 AND-0R-INVERTER 211的輸入端上為邏輯‘0，之后，RSTb信號在邏輯‘1，之后轉(zhuǎn)換回邏輯 ‘1’。這導致在RSTb信號上的邏輯‘0’脈沖。結(jié)合圖6和7所示的時序圖來描述圖4和5中所示的電路的操作。圖6說明在復位之后當參考時鐘的上升沿在反饋時鐘的上升沿之前時的情況，并且圖7說明在復位之后當反饋時鐘的上升沿在參考時鐘的上升沿之前時的情況。圖6是說明圖4和5所示的電路的操作的時序圖。DFF 403、404的輸出端在節(jié)點B和A上被耦合到DFF 401、402的各自的D-輸入端。圖6中在時間500之前，在復位期間，RESETb信號保持在邏輯‘0’上，并且壓控延遲線中的延遲被設置為最小延遲。在寬頻范圍DLL中，延遲線的最小延遲可以比CLK_REF周期更大。當RESETb信號和RSTb信號為邏輯‘0，并且在DFF 401,402,403的各自的D-輸入端上為邏輯‘0’時，CLK_FB信號或CLK_REF信號上的上升沿對于輸出信號(UP、D0WN)沒有影響。RSTb被耦合到DFF 401,402的各自的異步復位輸入端，并且RESETS耦合到DFF 403,404的各自的異步復位輸入端。節(jié)點A和B保持在邏輯‘0，信號，因為DFF 403,404 被RESETb信號保持為復位。同樣，DFF 401,402的輸出端上的UP和DOWN信號都保持在邏輯‘0，上，因為由復位電路410輸出的RSTb信號保持在邏輯‘0，，同時RESETb保持在邏輯 ‘0’，正如圖5所描述的那樣。在復位周期的結(jié)尾，在時間500時，RESETb信號轉(zhuǎn)換到邏輯‘1，，這允許DFF 404、 403來轉(zhuǎn)換狀態(tài)。在復位之后，CLK_REF的第一上升沿(從邏輯‘0’轉(zhuǎn)換到邏輯‘1’)出現(xiàn)在CLK_FB信號的第一上升沿之前。在時間502時，CLK_REF信號的第一上升沿置位DFF 404，并且在節(jié)點A上的信號 (DFF 404的輸出端)從邏輯‘0，轉(zhuǎn)換到邏輯‘1，。節(jié)點A上的邏輯‘1，允許DFF 402來設置UP信號從而在檢測CLK_FB的下一個上升沿之后增加延遲。在時間504時，CLK_FB的第一上升沿置位DFF 402，并且UP信號(DFF 402的輸出端)從邏輯‘0’轉(zhuǎn)換到邏輯‘1’。CLK_FB的第一上升沿也置位DFF 403，并且節(jié)點B上的信號(DFF 403的輸出端)從邏輯‘0’轉(zhuǎn)換到邏輯‘1’，這允許在CLK_REF的下一個上升沿時減小延遲。在UP信號為邏輯‘1，時，增加延遲。鑒相器初始化電路410中的DFF 403保證在復位之后延遲總是增加，即使信號 (CLK_REF和CLK_FB)之間沒有初始相位差。在通過DFF401將DOWN信號設置為邏輯‘ 1’之前UP信號保持在邏輯‘1’的時間取決于CLK_FB和CLK_REF之間的初始相位差。在時間505，當DFF 401的D-輸入端上的邏輯為‘ 1，時，CLK_REF的上升沿使DFF 401的輸出端為邏輯‘1，。當DFF 401,402的輸出(DOWN、UP)都為邏輯‘1，時，復位電路 416在RSTb信號上產(chǎn)生邏輯‘0，脈沖，以復位DFF 401、402。在時間506時，DFF 401,402 都被復位，并且輸出端(DOWN、UP)都被復位為邏輯‘0，。DFF 403、404并不復位。實際上， 它們保持在置位狀態(tài)(在節(jié)點A、B處各自的輸出端上邏輯為‘1’)，直到檢測到下一個復位。從而，在延遲的初始增加之后，鑒相器412控制相位控制信號(UP/DOWN)的產(chǎn)生， 來進一步增加或減小延遲，直到達到鎖定。鑒相器412通過產(chǎn)生如時間508和510時所示的其他UP信號轉(zhuǎn)換來繼續(xù)增加延遲，直到在時間512時DLL處于鎖定狀態(tài)。鑒相器412持續(xù)監(jiān)控CLK_REF信號和CLK_FB信號之間的相位差，并且通過適當?shù)卦O置UP/D0WN信號來調(diào)節(jié)延遲，從而達到鎖定。圖7是說明圖4中所示的電路在復位之后反饋時鐘的第一上升沿出現(xiàn)在參考時鐘的第一上升沿之前時的操作的時序圖。
在時間700時，RESETb信號從邏輯‘0，轉(zhuǎn)換到邏輯‘1，。在時間701時，CLK_FB 的上升沿被DFF 403,402忽略，因為DFF 404尚未檢測到CLK_REF的第一上升沿。在時間702時，CLK_REF上的第一上升沿置位DFF 404，并且節(jié)點A從邏輯‘0，轉(zhuǎn)換到邏輯‘1’。在時間703時，CLK_FB信號的下一個上升沿置位DFF 402，并且UP信號(DFF 402 的輸出)從邏輯‘0’轉(zhuǎn)換到邏輯‘1’。CLK_FB信號的該上升沿也置位DFF 403，并且節(jié)點B 從邏輯‘0’轉(zhuǎn)換到邏輯‘1’。在時間704，當節(jié)點B (DFF 401的D-輸入端)具有邏輯‘1，時，CLK_REF的上升沿使DFF 401的輸出端上為邏輯‘1，。當DFF 401,402的輸出端(DOWN、UP)都為邏輯‘1， 時，復位電路416在RSTb信號上產(chǎn)生邏輯‘0，脈沖來復位DFF 401、402，并且輸出端(DOWN、 UP)被設置為邏輯‘0，。在UP信號第一次轉(zhuǎn)換到邏輯‘1’以最初增加延遲之后，鑒相器412控制輸出信號 (UP/DOWN)的產(chǎn)生，從而進一步增加或減小延遲，直到達到鎖定。鑒相電路通過如時間705 時所示設置UP信號為邏輯‘1’，繼續(xù)增加延遲。圖8是用在DLL中的圖4所示的鑒相電路800的可選實施例的示意圖，其中在復位時將延遲復位為最大值。在節(jié)點A和B上耦合到鑒相器412的鑒相器初始化電路806保證在復位之后時鐘沿檢測的正確順序。為了保證正確順序，鑒相器初始化電路806使鑒相器412的操作失效，直到在復位之后已經(jīng)檢測到CLK_FB的第一上升沿之后。在鑒相器初始化電路806檢測到CLK_FB的第一上升沿之后，將鑒相器412的狀態(tài)設置為允許減小DLL延遲。鑒相器初始化電路806進一步延遲由鑒相器412啟動的延遲增加，直到下一個CLK_REF上升沿，以保證在系統(tǒng)或加電復位之后總是減小延遲，即使在時鐘之間沒有初始相位差。在延遲的初始減小之后，鑒相器 412的操作如同圖2和3中所描述的現(xiàn)有技術(shù)的鑒相器的操作那樣。通過首先檢測在復位之后CLK_FB的上升沿，并且在啟動鑒相之前延遲對CLK_REF的第一上升沿的檢測，從而在復位之后總是減小延遲。通過在復位之后總是自動地減小延遲，將不會遇到結(jié)合圖2和3 所描述的現(xiàn)有技術(shù)中鑒相器的未鎖定條件。鑒相器初始化電路806包括兩個DFF 802、804。DFF 802檢測在復位之后CLK_FB 的第一上升沿，并且通過設置節(jié)點A為邏輯‘1’來減小延遲。DFF 804通過保持節(jié)點B在邏輯‘0’來增加延遲，直到CLK_REF下一個上升沿出現(xiàn)之后。鑒相電路402包括兩個DFF 401、402和復位電路416。DFF 802的輸出端(節(jié)點 A)耦合到DFF 401的D輸入端，并且DFF 804的輸出端(節(jié)點B)耦合到DFF 402的D輸入端。每個DFF 401、402各自的異步復位輸入端耦合到復位電路416的輸出端(RSTb)。RSTb 信號在復位期間(RESETb信號保持在邏輯‘0’，或UP和DOWN信號都在邏輯‘1’ )被設置到邏輯‘0，，來復位DFF 401,402ο每個DFF 401,402的時鐘輸入端耦合到各自一個輸入時鐘信號(CLK_REF、CLK_ FB)，其中DFF 401的時鐘輸入端耦合到CLK_REF，并且DFF 402的時鐘輸入端耦合到CLK_ FB。每個DFF 401,402的輸出端耦合到電荷泵的各自的UP/DOWN輸入端，以便基于時鐘之間所檢測的相位差來增加或減小延遲。圖9是鑒相器初始化電路的可選實施例的示意圖。在該實施例中，耦合到DFF 604的數(shù)據(jù)輸入端和異步復位輸入端的信號不同于圖4所示的實施例，其中該DFF 604檢測在復位之后的CLK_REF的第一上升沿。DFF 604的數(shù)據(jù)輸入端耦合到RESETb信號而不是Vdd， 并且異步復位輸入端耦合到Vdd而不是RESETb。當RESETb為邏輯‘0，時，在CLK_REF的第一上升沿之后復位DFF 604。在RESETb從邏輯‘0，轉(zhuǎn)換到邏輯‘1，之后，在CLK_REF的第一上升沿之后，置位DFF 604(在節(jié)點A上具有邏輯‘1，)。在DFF 604檢測CLK_REF的第一上升沿之后，電路的操作與圖4所示的實施例所描述的操作一樣。圖10仍是鑒相器初始化電路的另一個實施例。為了允許時鐘在復位或加電之后穩(wěn)定，其它的DFF能夠添加到圖4所描述的鑒相器初始化電路，使得在啟動鑒相電路之前在 CLK_REF上檢測到多于一個上升沿。另外的DFF 706被耦合到DFF 704。CLK_REF也被耦合到DFF 706的時鐘輸入端。從而，節(jié)點A從邏輯‘0’到邏輯‘1’的轉(zhuǎn)換在由DFF704檢測到的CLK_REF的第二上升沿之后發(fā)生。額外的延遲(一個CLK_REF周期)允許時鐘(CLK_REF 和CLK_FB)在已經(jīng)復位電路后穩(wěn)定。本領(lǐng)域的技術(shù)人員將意識到，可以添加任何所希望的級數(shù)，來進一步增加在啟動鑒相電路之前所檢測到的CLK_REF上升沿的數(shù)目。另外的DFF 705也被耦合在DFF 705和DFF 701之間。DFF 705的時鐘輸入端被耦合到CLK_FB信號，并且異步復位輸入端被耦合到RESETb信號。DFF 705的輸出端被耦合到DFF 703的輸入端。另外的DFF 705延遲DOWN信號從邏輯‘0，到邏輯‘1，的轉(zhuǎn)換，從而增加UP信號最初被設置為邏輯‘1’的時間，以增加延遲。本領(lǐng)域的技術(shù)人員將意識到，可以添加任何所希望的級數(shù)，來進一步增加UP信號保持在邏輯‘1’的時間。圖11是說明圖10的電路操作的時序圖。DFF 703,704的輸出端在節(jié)點A和B上被耦合到DFF 401、402的各自的輸入端。在時間900時之前，在復位期間，RESETb信號保持在邏輯‘0，并且延遲設置在最小延遲。當在DFF 401、402、403、704、705、706的各自的D-輸入端上RESETb信號和RSTb信號為邏輯‘0，時，CLK_FB信號或CLK_REF信號上的上升沿對于輸出信號(UP、DOWN)沒有影響。在時間900時，RESETS信號轉(zhuǎn)換到邏輯‘ 1，，允許DFF來變換狀態(tài)。在時間901時，CLK_REF的第一上升沿置位DFF 706，并且DFF 706的輸出端從邏輯‘0，轉(zhuǎn)換到邏輯‘1’。在時間902時，CLK_REF的第二上升沿置位DFF 704，并且節(jié)點A (DFF 404的輸出端)從邏輯‘0’轉(zhuǎn)換到邏輯‘1’。節(jié)點A上的邏輯‘1’使鑒相電路412中通過DFF 402的延遲增加。在時間903時，CLK_FB信號隨后的上升沿置位DFF 402，并UP信號(DFF 402的輸出端)從邏輯‘0’轉(zhuǎn)換到邏輯‘1’。CLK_FB信號隨后的上升沿同樣置位DFF 705。在時間904時，CLK_FB信號的下一個上升沿置位DFF 703，并且節(jié)點B (DFF 403的輸出端)的信號從邏輯‘0’轉(zhuǎn)換到邏輯‘1’。在UP信號保持在邏輯‘1’時，延遲增加。在時間905時，當DFF 401的輸入端為邏輯‘ 1，時，CLK_REF的下一個上升沿使DFF 401的輸出端上為邏輯‘1，。當DFF 401,402的輸出端(D0WN、UP)都為邏輯‘1，時，復位電路416在RSTb信號上產(chǎn)生邏輯‘0，脈沖，以復位DFF 401,402,并且輸出端(DOWN、UP)都被設置為邏輯‘0’。在可選實施例中，延遲線能夠在復位時被設置為最大延遲(壓控延遲線中全部單位單元的總延遲)，并且鑒相器能夠被配置來自動地減小延遲。另外，利用上升沿觸發(fā)的觸發(fā)器描述了本發(fā)明，然而也可利用下降沿觸發(fā)的DFF。此外，利用壓控延遲線描述了本發(fā)明， 然而也可利用數(shù)字或分接延遲線。 雖然參考本發(fā)明的優(yōu)選實施例具體示出并描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員能夠理解，可以對此做出各種形式和細節(jié)的改變，而不偏離由所附權(quán)利要求所包括的本發(fā)明的范圍。
權(quán)利要求
1.一種延遲鎖定環(huán)，包括延遲電路，向參考時鐘提供延遲以生成反饋時鐘，該延遲電路具有延遲范圍；鑒相器，比較參考時鐘和反饋時鐘的相位，來改變延遲電路的延遲；以及初始化電路，一旦延遲鎖定環(huán)被復位，所述初始化電路i)使鑒相器最初能夠沿著遠離延遲范圍的第一端的方向改變延遲；以及 )在一定數(shù)目的時鐘周期之后，使得能夠沿著相反方向向著第一端改變延遲。
2.根據(jù)權(quán)利要求1的延遲鎖定環(huán)，其中一旦延遲鎖定環(huán)被復位，初始化電路使得在預定數(shù)目的時鐘周期之后，能夠沿著相反方向向著第一端改變延遲。
3.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中所述一定數(shù)目的時鐘周期是大于零的整數(shù)數(shù)目時鐘周期。
4.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中延遲電路包括壓控延遲線。
5.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中延遲電路包括分接延遲線。
6.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中延遲電路包括數(shù)字延遲線。
7.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中延遲范圍的第一端是最小延遲，遠離第一端的方向增加延遲，且向著第一端的相反方向減小延遲。
8.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中當鑒相器最初改變延遲時，鑒相器僅增加延遲。
9.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中初始化電路包括響應參考時鐘的第一鎖存器和響應反饋時鐘的第二鎖存器。
10.根據(jù)權(quán)利要求9所述的延遲鎖定環(huán)，其中第一鎖存器被配置為檢測參考時鐘的第一沿，第二鎖存器被配置為在第一鎖存器檢測到參考時鐘的第一沿之后檢測反饋時鐘沿。
11.根據(jù)權(quán)利要求10所述的延遲鎖定環(huán)，其中第二鎖存器的輸入耦合至第一鎖存器的輸出。
12.根據(jù)權(quán)利要求10所述的延遲鎖定環(huán)，其中參考時鐘的第一沿是上升沿，反饋時鐘沿是上升沿。
13.根據(jù)權(quán)利要求10所述的延遲鎖定環(huán)，其中初始化電路還包括響應參考時鐘的第三鎖存器和響應反饋時鐘的第四鎖存器。
14.根據(jù)權(quán)利要求13所述的延遲鎖定環(huán)，其中第三鎖存器被配置為檢測參考時鐘的下一沿，并且第四鎖存器被配置為檢測反饋時鐘的下一沿，以使沿著相反方向的延遲改變的啟動延遲至少一個反饋時鐘周期。
15.根據(jù)權(quán)利要求14所述的延遲鎖定環(huán)，其中第三鎖存器的輸入耦合到第一鎖存器的輸出，第四鎖存器的輸入耦合到第三鎖存器的輸出。
16.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中鑒相器包括響應參考時鐘來產(chǎn)生第一相位控制信號的鎖存器；以及響應反饋時鐘來產(chǎn)生第二相位控制信號的另一鎖存器。
17.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，還包括復位電路，所述復位電路響應于復位信號來控制延遲鎖定環(huán)的復位，所述初始化電路響應于復位信號而復位。
18.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，還包括復位電路，所述復位電路響應于復位信號來控制延遲鎖定環(huán)的復位，所述鑒相器響應于復位信號而復位。
19.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中初始化電路還包括接收復位信號的輸入，以及其中鑒相器還包括接收復位信號的輸入。
20.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中復位信號是低態(tài)有效信號。
21.一種裝置，包括第一鎖存器和第二鎖存器；以及被配置為響應于復位信號而使能第一和第二鎖存器的電路，該電路包括多個第一級，每個第一級具有以第一時鐘信號為時鐘的存儲元件，第一級的輸出電連接至第一鎖存器；以及多個第二級，每個第二級具有以第二時鐘信號為時鐘的存儲元件，第二級接收第一級的輸出，第二級的輸出電連接至第二鎖存器。
22.根據(jù)權(quán)利要求21的裝置，其中第一級響應于復位信號，在與第一級的數(shù)目相對應的延遲之后，使能第一鎖存器。
23.根據(jù)權(quán)利要求22的裝置，其中所述延遲至少是如下持續(xù)時間第一時鐘信號的與第一級的數(shù)目少一相對應數(shù)目的時鐘周期。
24.根據(jù)權(quán)利要求21的裝置，其中第二級響應于復位信號，在與第一級和第二級的數(shù)目相對應的延遲之后，使能第二鎖存器。
25.根據(jù)權(quán)利要求M的裝置，其中所述延遲至少是如下持續(xù)時間1)第一時鐘信號的與第一級的數(shù)目少一相對應數(shù)目的時鐘周期，和2)第二時鐘信號的與第二級的數(shù)目少一相對應數(shù)目的時鐘周期。
26.根據(jù)權(quán)利要求21的裝置，其中第一和第二時鐘信號的頻率實質(zhì)上相等。
27.根據(jù)權(quán)利要求21的裝置，其中每一存儲元件包括鎖存器。
28.根據(jù)權(quán)利要求27的裝置，其中相繼級中的鎖存器經(jīng)由相應的輸出和相應的輸入電連接。
29.根據(jù)權(quán)利要求21的裝置，其中第一鎖存器以第二時鐘信號為時鐘，第二鎖存器以第一時鐘信號為時鐘。
30.根據(jù)權(quán)利要求21的裝置，其中第一鎖存器響應于第二時鐘信號生成控制信號，第二鎖存器響應于第一時鐘信號生成控制信號。
31.一種裝置，包括第一鎖存器和第二鎖存器；以及被配置為響應于復位信號而使能第一和第二鎖存器的電路，該電路包括多個第一級，每個第一級具有以參考時鐘信號為時鐘的鎖存器，第一級的輸出電連接至第一鎖存器；以及多個第二級，每個第二級具有以反饋時鐘信號為時鐘的鎖存器，第二級接收第一級的輸出，第二級的輸出電連接至第二鎖存器。
全文摘要
延遲鎖定環(huán)中的初始化電路保證在加電或其他復位之后，鑒相器以適當?shù)捻樞蚪邮盏綍r鐘沿，以便進行正常操作，在延遲鎖定環(huán)復位后，初始化電路保證在啟動鑒相器來增加(或減小)延遲線中的延遲之前接收到至少一個參考時鐘沿，在接收到至少一個反饋時鐘沿之后，初始化電路啟動鑒相器來減小(或增加)延遲線中的延遲。
文檔編號H03L7/081GK102497204SQ20111043784
公開日2012年6月13日 申請日期2004年6月23日 優(yōu)先權(quán)日2003年6月25日
發(fā)明者托尼·馬伊 申請人:睦塞德技術(shù)公司