專利名稱：一種信號(hào)延遲控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號(hào)的延遲控制技術(shù)領(lǐng)域，特別是涉及一種信號(hào)延遲控制電路。
背景技術(shù)：
在現(xiàn)代的集成電路芯片中，某些系統(tǒng)需要模塊與模塊之間或者芯片與芯片之間數(shù)據(jù)傳輸滿足固定的延遲關(guān)系才能保證其功能正常。由于此類系統(tǒng)處可能于不同的工藝、電壓、溫度、頻率條件下，如何設(shè)計(jì)一個(gè)能保證數(shù)據(jù)延遲固定與傳輸可靠的電路結(jié)構(gòu)是需要考慮的問(wèn)題。在現(xiàn)有技術(shù)中，常見(jiàn)的是采用一個(gè)FIFO和一個(gè)鎖存器構(gòu)成的電路，通過(guò)鎖相回路(即鎖相環(huán)，PLL)控制FIFO的讀寫(xiě)時(shí)鐘，使兩者滿足固定的相位關(guān)系，從而實(shí)現(xiàn)輸入信號(hào)的固定延遲輸出。當(dāng)電路工作在穩(wěn)定的輸入時(shí)鐘頻率時(shí)，這種技術(shù)在不同的工藝、電壓、溫度下都能很好的滿足建立時(shí)間和保持時(shí)間的時(shí)序要求。但是，該電路結(jié)構(gòu)在初始化或輸入時(shí)鐘頻率變化的情況下，電路容易產(chǎn)生毛刺，經(jīng)分析發(fā)現(xiàn)，導(dǎo)致毛刺的原因有兩點(diǎn):一點(diǎn)是由于鎖相回路在初始化的過(guò)程中，輸出的時(shí)鐘還不穩(wěn)定或時(shí)鐘穩(wěn)定后控制FIFO的讀寫(xiě)時(shí)鐘相位不固定；另一點(diǎn)是由于輸入時(shí)鐘頻率變化時(shí)，F(xiàn)IFO讀指針可能采到亞穩(wěn)態(tài)，從而發(fā)生不期望的跳變，進(jìn)而不利于電路的穩(wěn)定。因而，如何提供一種信號(hào)延遲控制技術(shù)，能克服現(xiàn)有技術(shù)中在初始化或輸入時(shí)鐘頻率變化的情況下產(chǎn)生的毛刺問(wèn)題，且能在輸入時(shí)鐘穩(wěn)定時(shí)對(duì)讀指針進(jìn)行定期復(fù)位，提高電路的可靠性，實(shí)已成為本領(lǐng)域技術(shù)人員亟待解決的問(wèn)題。

發(fā)明內(nèi)容
鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種信號(hào)延遲控制電路，用于解決現(xiàn)有技術(shù)中系統(tǒng)在初始化或輸入時(shí)鐘頻率變化的情況下產(chǎn)生毛刺以及FIFO讀指針發(fā)生跳變，進(jìn)而不利于電路的穩(wěn)定性問(wèn)題。為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種信號(hào)延遲控制電路，至少包括:采樣單元，依據(jù)系統(tǒng)時(shí)鐘采集地址信號(hào)并輸出；邏輯單元，依據(jù)系統(tǒng)時(shí)鐘將所述采集地址信號(hào)進(jìn)行邏輯處理后輸出數(shù)據(jù)；FIF0單元，依據(jù)寫(xiě)指針的指向?qū)⒔邮盏臄?shù)據(jù)依次存儲(chǔ)，以及依據(jù)先進(jìn)先出的原則將所述讀指針指向的數(shù)據(jù)依次輸出；寫(xiě)指針控制單元，依據(jù)系統(tǒng)時(shí)鐘，控制所述寫(xiě)指針指向欲寫(xiě)入的數(shù)據(jù)；讀指針控制單元，依據(jù)讀時(shí)鐘，控制所述讀指針指向欲讀取的數(shù)據(jù)；鎖存單元，將所述FIFO單元輸出的數(shù)據(jù)予以鎖存，并依據(jù)讀時(shí)鐘將鎖存的數(shù)據(jù)傳輸至一驅(qū)動(dòng)單元；還包括連接于所述寫(xiě)指針控制單元與讀指針控制單元之間的可編程延時(shí)單元及亞穩(wěn)態(tài)單元，所述可編程延時(shí)單元通過(guò)輸出延時(shí)使所述讀指針與寫(xiě)指針保持相應(yīng)的相位關(guān)系，并使所述讀指針的操作位于所述寫(xiě)指針的操作之后；所述亞穩(wěn)態(tài)單元用于在所述讀指針操作前進(jìn)行亞穩(wěn)態(tài)偵測(cè)，并在檢測(cè)到亞穩(wěn)態(tài)時(shí)不對(duì)讀指針進(jìn)行操作，在下一個(gè)時(shí)鐘周期進(jìn)行復(fù)位。優(yōu)選地，所述可編程延時(shí)單元中預(yù)設(shè)有一默認(rèn)延時(shí)值及查詢表，所述查詢表中預(yù)設(shè)有多組時(shí)鐘頻率以及對(duì)應(yīng)各該時(shí)鐘頻率的對(duì)應(yīng)延時(shí)值。所述可編程延時(shí)單元在系統(tǒng)初始化階段輸出所述默認(rèn)延時(shí)值；所述可編程延時(shí)單元在系統(tǒng)頻率變化階段依據(jù)輸入的時(shí)鐘頻率自所述查詢表中提取對(duì)應(yīng)該時(shí)鐘頻率的對(duì)應(yīng)延時(shí)值；所述可編程延時(shí)單元在系統(tǒng)頻率穩(wěn)定階段保持固定的延時(shí)值。優(yōu)選地，所述亞穩(wěn)態(tài)單元通過(guò)頻率相同的時(shí)鐘分別采樣信號(hào)和經(jīng)過(guò)固定延遲的信號(hào)，并采用該時(shí)鐘分別經(jīng)過(guò)相同延遲和反向之后采樣信號(hào)，將得到的4組數(shù)據(jù)進(jìn)行亞穩(wěn)態(tài)檢測(cè)和處理。所述亞穩(wěn)態(tài)單元還用于在輸入時(shí)鐘穩(wěn)定時(shí)對(duì)所述讀指針進(jìn)行定期復(fù)位。優(yōu)選地，所述FIFO單元由至少兩個(gè)D類型觸發(fā)器以及一個(gè)數(shù)據(jù)分配器以及一個(gè)數(shù)據(jù)選擇器組成。所述寫(xiě)指針控制單元依據(jù)寫(xiě)時(shí)鐘，控制所述寫(xiě)指針指向欲寫(xiě)入的數(shù)據(jù)，以便將欲寫(xiě)入的數(shù)據(jù)經(jīng)由所述數(shù)據(jù)分配器依次存入所述至少兩個(gè)D類型觸發(fā)器中。所述讀指針控制單元依據(jù)讀時(shí)鐘，控制所述讀指針指向欲讀取的數(shù)據(jù)，以便將欲讀取的數(shù)據(jù)從所述至少兩個(gè)D類型觸發(fā)器中經(jīng)由所述數(shù)據(jù)選擇器依次輸出。如上所述，本發(fā)明的信號(hào)延遲控制電路通過(guò)一個(gè)可編程的延時(shí)器來(lái)進(jìn)行FIFO讀寫(xiě)指針校對(duì)，使兩者在正常工作時(shí)能保持一致。在讀指針操作前會(huì)進(jìn)行亞穩(wěn)態(tài)檢測(cè)，并對(duì)讀指針進(jìn)行定期復(fù)位。在初始化情況下，延時(shí)器的值是一個(gè)固定足夠大的延時(shí)，能保證讀指針在寫(xiě)指針之后，采到的數(shù)據(jù)是一個(gè)穩(wěn)定的數(shù)據(jù)，不論鎖存單元的時(shí)鐘是否穩(wěn)定，都不會(huì)出現(xiàn)毛刺。當(dāng)輸入時(shí)鐘頻率變化時(shí)，該延時(shí)單元能根據(jù)不同的頻率進(jìn)行相應(yīng)的變化，并通過(guò)亞穩(wěn)態(tài)單元保證FIFO讀寫(xiě)指針的一致性。本發(fā)明的信號(hào)延遲控制電路能克服現(xiàn)有技術(shù)在初始化或輸入時(shí)鐘頻率變化的情況下產(chǎn)生的毛刺問(wèn)題，且能在輸入時(shí)鐘穩(wěn)定時(shí)對(duì)讀指針進(jìn)行定期復(fù)位，提高電路的可靠性。


圖1顯示為本發(fā)明的信號(hào)延遲控制電路的原理框圖。圖2顯示為本發(fā)明 的信號(hào)延遲控制電路的時(shí)序圖。圖3顯示為本發(fā)明的信號(hào)延遲控制電路中FIFO單元的原理框圖。圖4顯示為本發(fā)明的信號(hào)延遲控制電路中亞穩(wěn)態(tài)單元的原理框圖。圖5顯示為本發(fā)明的信號(hào)延遲控制電路中亞穩(wěn)態(tài)單元的時(shí)序圖。元件標(biāo)號(hào)說(shuō)明11采樣單元12邏輯單元13FIFO 單元131數(shù)據(jù)分配器132數(shù)據(jù)選擇器133、134、135 D 類型觸發(fā)器14鎖存單元15驅(qū)動(dòng)單元16寫(xiě)指針控制單元17讀指針控制單元18可編程延時(shí)單元
19亞穩(wěn)態(tài)單元
具體實(shí)施例方式以下通過(guò)特定的具體實(shí)例說(shuō)明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說(shuō)明書(shū)所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過(guò)另外不同的具體實(shí)施方式
加以實(shí)施或應(yīng)用，本說(shuō)明書(shū)中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒(méi)有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。請(qǐng)參閱圖1至圖5。需要說(shuō)明的是，本實(shí)施例中所提供的圖示僅以示意方式說(shuō)明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。請(qǐng)參閱圖1，顯示為本發(fā)明的信號(hào)延遲控制電路的原理框圖，如圖所示，本發(fā)明提供一種信號(hào)延遲控制電路，至少包括:采樣單元11，邏輯單元12，F(xiàn)IFO單元13，鎖存單元14，驅(qū)動(dòng)單元15，寫(xiě)指針控制單元16，讀指針控制單元17，可編程延時(shí)單元18，及亞穩(wěn)態(tài)單元19。所述采樣單元11依據(jù)系統(tǒng)時(shí)鐘采集地址信號(hào)并輸出，所述邏輯單元12依據(jù)系統(tǒng)時(shí)鐘將所述采集地址信號(hào)進(jìn)行邏輯處理后輸出數(shù)據(jù)。所述FIFO單元13依據(jù)寫(xiě)指針的指向?qū)⒔邮盏臄?shù)據(jù)依次存儲(chǔ)，以及依據(jù)先進(jìn)先出的原則將所述讀指針指向的數(shù)據(jù)依次輸出，所述寫(xiě)指針控制單元16依據(jù)系統(tǒng)時(shí)鐘，控制所述寫(xiě)指針指向欲寫(xiě)入的數(shù)據(jù)，所述讀指針控制單元17依據(jù)讀時(shí)鐘，控制所述讀指針指向欲讀取的數(shù)據(jù)。 所述鎖存單元14將所述FIFO單元13輸出的數(shù)據(jù)予以鎖存，并依據(jù)讀時(shí)鐘將鎖存的數(shù)據(jù)傳輸至一驅(qū)動(dòng)單元15，所述驅(qū)動(dòng)單元15例如為執(zhí)行某種功能的芯片、電子元件或者電路1 塊等。本發(fā)明信號(hào)延遲控制電路的寫(xiě)指針控制單元16與讀指針控制單元17之間還連接一可編程延時(shí)單元18及一亞穩(wěn)態(tài)單元19。其中，所述可編程延時(shí)單元18通過(guò)輸出延時(shí)使所述讀指針與寫(xiě)指針保持相應(yīng)的相位關(guān)系，并使所述讀指針的操作位于所述寫(xiě)指針的操作之后；所述亞穩(wěn)態(tài)單元19用于在所述讀指針操作前進(jìn)行亞穩(wěn)態(tài)偵測(cè)，并在檢測(cè)到亞穩(wěn)態(tài)時(shí)不對(duì)讀指針進(jìn)行操作，在下一個(gè)時(shí)鐘周期進(jìn)行復(fù)位。于本實(shí)施例中，所述可編程延時(shí)單元18為一延時(shí)器(leveling)。請(qǐng)參閱圖1，如圖所示，從圖中可以清楚的看到所述FIFO單元13底部有控制指針單元，分別為依據(jù)系統(tǒng)時(shí)鐘“CK_ca”控制寫(xiě)指針“Wr_ptr”指向欲寫(xiě)入的數(shù)據(jù)“data”的寫(xiě)指針控制單元16和依據(jù)讀時(shí)鐘,控制讀指針“Rd_ptr”指向欲讀取的數(shù)據(jù)“data”的讀指針控制單元17。上述的兩個(gè)控制指針單元之間有一可編程延時(shí)單元18以及與所述可編程延時(shí)單元18相連接的亞穩(wěn)態(tài)單元19，通過(guò)配置可編程延時(shí)單元18使讀寫(xiě)指針保持相應(yīng)的相位關(guān)系，不論是在初始化或輸入時(shí)鐘頻率變化情況下，鎖存器輸出的數(shù)據(jù)都是一個(gè)穩(wěn)定的數(shù)據(jù)。所述亞穩(wěn)態(tài)單元19檢測(cè)到亞穩(wěn)態(tài)時(shí)，會(huì)保持讀指針“Rd_ptr”值不變，防止由于亞穩(wěn)態(tài)造成讀指針“Rd_ptr”亂跳而產(chǎn)生毛刺。請(qǐng)配合圖1同時(shí)再參閱圖2，如圖所示，寫(xiě)時(shí)鐘“Ck_write”(假設(shè)周期為1.5ns)為了滿足前面組合邏輯電路的時(shí)序(從圖1的電路圖中可以看到)，與系統(tǒng)時(shí)鐘“Ck_ca”(假設(shè)周期也為1.5ns)之間有一個(gè)固定的邏輯延遲(1ns)。當(dāng)寫(xiě)時(shí)鐘“Ck_write”上升沿到來(lái)時(shí)，依次將邏輯單元12過(guò)來(lái)的數(shù)據(jù)“data”寫(xiě)入FIFO單元13中。通過(guò)可編程的可編程延時(shí)單元18以及亞穩(wěn)態(tài)單元19使得讀指針“Rd_ptr”出現(xiàn)在寫(xiě)指針“Wr_ptr”之后，并保持相應(yīng)的相位關(guān)系，從而使兩指針的數(shù)值保持同步(為方便閱圖者理解，圖示中的讀指針“Rd_ptr”時(shí)序分別以Rd_ptr〈l>、Rd_ptr<2>及Rd_ptr〈3>予以示意,相應(yīng)地，圖示中的寫(xiě)指針“Wr_ptr”時(shí)序亦分別以Wr_ptr〈l>、ffr_ptr<2>及Wr_ptr〈3>予以示意)。從圖中可以看到讀時(shí)鐘“Ck_read”和系統(tǒng)時(shí)鐘“Ck_ca”之間也有一個(gè)固定的延時(shí)“Tpdm-Toutput ”，其中“Tpdm”為芯片固定的輸入輸出延遲，“Toutput”為輸出驅(qū)動(dòng)延時(shí)給圖1中的驅(qū)動(dòng)單元15，當(dāng)系統(tǒng)時(shí)鐘“Ck_ca”的下降沿到來(lái)時(shí)將數(shù)據(jù)“data”從FIFO單元13中輸出，并在下個(gè)時(shí)鐘的上升沿將數(shù)據(jù)“data”從驅(qū)動(dòng)單元15輸出(如圖2中“dout”所示)，保證其滿足規(guī)定的“Tpdm”時(shí)間，且不會(huì)造成時(shí)序違例和毛刺，進(jìn)而提高了電路的可靠性和穩(wěn)定性。請(qǐng)參閱圖3，如圖所示，所述FIFO單元13由至少兩個(gè)D類型觸發(fā)器，于本實(shí)施例中，例如以三個(gè)D類型觸發(fā)器(即圖示中DFF133U34及135)為例進(jìn)行說(shuō)明，所述三個(gè)D類型觸發(fā)器133、134及135以及一個(gè)數(shù)據(jù)分配器(即圖示中Demux) 131以及一個(gè)數(shù)據(jù)選擇器(即圖示中Mux) 132組成。其中，所述寫(xiě)指針控制單元16依據(jù)寫(xiě)時(shí)鐘，控制所述寫(xiě)指針指向欲寫(xiě)入的數(shù)據(jù)，以便將欲寫(xiě)入的數(shù)據(jù)經(jīng)由所述數(shù)據(jù)分配器131依次存入所述三個(gè)D類型觸發(fā)器133、134及135中。所述讀指針控制單元17依據(jù)讀時(shí)鐘，控制所述讀指針指向欲讀取的數(shù)據(jù)，以便將欲讀取的數(shù)據(jù)從所述三個(gè)D類型觸發(fā)器133、134及135中經(jīng)由所述數(shù)據(jù)選擇器132依次輸出。即，將圖3通過(guò)與圖1的對(duì)比可知，在寫(xiě)指針“Wr_ptr”和寫(xiě)時(shí)鐘“Ck_write”的作用下，將數(shù)據(jù)“data”依次存入三個(gè)D類型觸發(fā)器中，在讀指針“Rd_ptr”的作用下，將數(shù)據(jù)“data”從三個(gè)D類型觸發(fā)器依次輸出。在本實(shí)施例中，所述可編程延時(shí)單元18中預(yù)設(shè)有一默認(rèn)延時(shí)值及查詢表，所述查詢表中預(yù)設(shè)有多組時(shí)鐘頻率以及對(duì)應(yīng)各該時(shí)鐘頻率的對(duì)應(yīng)延時(shí)值。所述可編程延時(shí)單元18在系統(tǒng)初始化階段輸出所述默認(rèn)延時(shí)值，具體地，在初始化階段，所述可編程延時(shí)單元18的默認(rèn)值是一個(gè)固定且足夠大的延時(shí)。該默認(rèn)延時(shí)值是通過(guò)時(shí)序計(jì)算分析后得出來(lái)的，當(dāng)電路接上電源進(jìn)行數(shù)據(jù)傳輸時(shí)，能保證FIFO單元13的讀指針在寫(xiě)指針之后，采到的數(shù)據(jù)是一個(gè)穩(wěn)定的數(shù)據(jù)，不論鎖相環(huán)的時(shí)鐘是否穩(wěn)定，該電路都不會(huì)出現(xiàn)毛刺。同時(shí)這個(gè)階段的默認(rèn)延時(shí)值也可以在上電后通過(guò)寄存器進(jìn)行相應(yīng)的微調(diào)。所述可編程延時(shí)單元18在系統(tǒng)頻率變化階段依據(jù)輸入的時(shí)鐘頻率自所述查詢表中提取對(duì)應(yīng)該時(shí)鐘頻率的對(duì)應(yīng)延時(shí)值，具體地，在頻率變化階段。所述可編程延時(shí)單元18中提供了一張由輸入時(shí)鐘頻率和各種Tpdm值構(gòu)成的查詢表，當(dāng)電路檢測(cè)到頻率或Tpdm值發(fā)生變化時(shí)，對(duì)應(yīng)延時(shí)值就能根據(jù)查詢表進(jìn)行相應(yīng)的調(diào)整。所述可編程延時(shí)單元18在系統(tǒng)頻率穩(wěn)定階段保持固定的延時(shí)值，具體地，在頻率穩(wěn)定階段，此時(shí)鎖相環(huán)產(chǎn)生的時(shí)鐘是穩(wěn)定的，延時(shí)值也是固定的常數(shù)，也就是說(shuō)保持與上一延時(shí)周期的值不變。于本實(shí)施例中，所述亞穩(wěn)態(tài)單元19通過(guò)頻率相同的時(shí)鐘分別采樣信號(hào)和經(jīng)過(guò)固定延遲的信號(hào)，并采用該時(shí)鐘分別經(jīng)過(guò)相同延遲和反向之后采樣信號(hào)，將得到的4組數(shù)據(jù)進(jìn)行亞穩(wěn)態(tài)檢測(cè)和處理。所述亞穩(wěn)態(tài)單元19還用于在輸入時(shí)鐘穩(wěn)定時(shí)對(duì)所述讀指針進(jìn)行定期復(fù)位。請(qǐng)參閱圖4及圖5，如圖所示，為了使FIFO單元13的讀、寫(xiě)指針保持相應(yīng)的相位關(guān)系，且為了避免由于讀指針在此過(guò)程中采到亞穩(wěn)態(tài)，造成讀指針發(fā)生不期望的跳變，基于此本發(fā)明增加了一個(gè)亞穩(wěn)態(tài)單元19。所述亞穩(wěn)態(tài)單元19首先通過(guò)所述亞穩(wěn)態(tài)單元19通過(guò)頻率相同的時(shí)鐘分別采樣信號(hào)和經(jīng)過(guò)固定延遲的信號(hào)，并采用該時(shí)鐘經(jīng)過(guò)相同延遲采樣信號(hào)，將得到的3組得到的數(shù)據(jù)分別為:“din_S”，“din_pre_S”，“din_p0St_S”。當(dāng)出現(xiàn)“din_pre_s ”信號(hào)為低電平,而“ din_s ”和“ din_post_s ”信號(hào)為高電平；或出現(xiàn)“ din_pre_s ”和“din_s ”檢測(cè)到的信號(hào)為低電平，而“din_p0st_s”檢測(cè)到的信號(hào)為高電平時(shí)，此時(shí)亞穩(wěn)態(tài)單元19初步判定檢測(cè)到亞穩(wěn)態(tài)。接著用“elk”的下降沿對(duì)信號(hào)進(jìn)行檢測(cè)，如果檢測(cè)到的信號(hào)“din_neg_s”為高電平時(shí)，此時(shí)亞穩(wěn)態(tài)單元19就進(jìn)一步確定前面檢測(cè)到的是亞穩(wěn)態(tài)?；诖?，亞穩(wěn)態(tài)單元19在出現(xiàn)亞穩(wěn)態(tài)的周期，不對(duì)讀指針“Rd_ptr”的值進(jìn)行復(fù)位；在下一個(gè)檢測(cè)到非亞穩(wěn)態(tài)的周期，才對(duì)讀指針“Rd_ptr”的值進(jìn)行復(fù)位，也即進(jìn)行定期復(fù)位。請(qǐng)參閱圖5，顯示為亞穩(wěn)態(tài)單元的時(shí)序圖。圖中“Wr_ptr”和“Rd_ptr”分別為寫(xiě)指針、讀指針，并顯示出了 “Rd_ptr”分別在沒(méi)有亞穩(wěn)態(tài)出現(xiàn)(如圖中Rd_ptr A所示)，亞穩(wěn)態(tài)出現(xiàn)但沒(méi)有處理(如圖中Rd_ptr B所示)，亞穩(wěn)態(tài)出現(xiàn)并進(jìn)行處理(如圖中Rd_ptr C所示)三種情況下的數(shù)值變化。圖中圓圈處表示此刻檢測(cè)到亞穩(wěn)態(tài)信號(hào)。綜上所述，本發(fā)明的信號(hào)延遲控制電路通過(guò)一個(gè)可編程的延時(shí)單元來(lái)進(jìn)行FIFO讀寫(xiě)指針校對(duì)，使兩者在正常工作時(shí)能保持一致。在讀指針操作前會(huì)進(jìn)行亞穩(wěn)態(tài)檢測(cè)，并對(duì)讀指針進(jìn)行定期復(fù)位。在初始化情況下，可編程延時(shí)單元的值是一個(gè)固定足夠大的延時(shí)，能保證讀指針在寫(xiě)指針之后，采到的數(shù)據(jù)是一個(gè)穩(wěn)定的數(shù)據(jù)，不論鎖存單元的時(shí)鐘是否穩(wěn)定，都不會(huì)出現(xiàn)毛刺。當(dāng)輸入時(shí)鐘頻率變化時(shí)，該可編程延時(shí)單元能根據(jù)不同的頻率進(jìn)行相應(yīng)的變化，并通過(guò)亞穩(wěn)態(tài)檢測(cè)和處理電路，保證FIFO讀寫(xiě)指針的一致性。本發(fā)明的信號(hào)延遲控制電路能克服現(xiàn)有技術(shù)在初始化或輸入時(shí)鐘頻率變化的情況下產(chǎn)生的毛刺問(wèn)題，且能在輸入時(shí)鐘穩(wěn)定時(shí)對(duì)讀指針進(jìn)行定期復(fù)位，提高電路的可靠性。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。上述實(shí)施例僅例示性說(shuō)明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
權(quán)利要求
1.一種信號(hào)延遲控制電路，至少包括: FIFO單元，依據(jù)寫(xiě)指針的指向?qū)⒔邮盏臄?shù)據(jù)依次存儲(chǔ)，以及依據(jù)先進(jìn)先出的原則將所述讀指針指向的數(shù)據(jù)依次輸出； 寫(xiě)指針控制單元，依據(jù)系統(tǒng)時(shí)鐘，控制所述寫(xiě)指針指向欲寫(xiě)入的數(shù)據(jù)； 讀指針控制單元，依據(jù)讀時(shí)鐘，控制所述讀指針指向欲讀取的數(shù)據(jù)； 鎖存單元，將所述FIFO單元輸出的數(shù)據(jù)予以鎖存，并依據(jù)讀時(shí)鐘將鎖存的數(shù)據(jù)傳輸至一驅(qū)動(dòng)單元； 其特征在于，還包括連接于所述寫(xiě)指針控制單元與讀指針控制單元之間的可編程延時(shí)單元及亞穩(wěn)態(tài)單元，所述可編程延時(shí)單元通過(guò)輸出延時(shí)使所述讀指針與寫(xiě)指針保持相應(yīng)的相位關(guān)系，并使所述讀指針的操作位于所述寫(xiě)指針的操作之后；所述亞穩(wěn)態(tài)單元用于在所述讀指針操作前進(jìn)行亞穩(wěn)態(tài)偵測(cè)，并在檢測(cè)到亞穩(wěn)態(tài)時(shí)不對(duì)讀指針進(jìn)行操作，在下一個(gè)時(shí)鐘周期進(jìn)行復(fù)位。
2.根據(jù)權(quán)利要求1所述的信號(hào)延遲控制電路，其特征在于:所述可編程延時(shí)單元中預(yù)設(shè)有一默認(rèn)延時(shí)值及查詢表，所述查詢表中預(yù)設(shè)有多組時(shí)鐘頻率以及對(duì)應(yīng)各該時(shí)鐘頻率的對(duì)應(yīng)延時(shí)值。
3.根據(jù)權(quán)利要求2所述的信號(hào)延遲控制電路，其特征在于:所述可編程延時(shí)單元在系統(tǒng)初始化階段輸出所述默認(rèn)延時(shí)值；所述可編程延時(shí)單元在系統(tǒng)頻率變化階段依據(jù)輸入的時(shí)鐘頻率自所述查詢表中提取對(duì)應(yīng)該時(shí)鐘頻率的對(duì)應(yīng)延時(shí)值；所述可編程延時(shí)單元在系統(tǒng)頻率穩(wěn)定階段保持固定的延時(shí)值。
4.根據(jù)權(quán)利要求1所述的信號(hào)延遲控制電路，其特征在于:所述亞穩(wěn)態(tài)單元通過(guò)頻率相同的時(shí)鐘分別采樣信號(hào)和經(jīng)過(guò)固定延遲的信號(hào)，并采用該時(shí)鐘分別經(jīng)過(guò)相同延遲和反向之后采樣信號(hào)，將得到的4組數(shù)據(jù)進(jìn)行亞穩(wěn)態(tài)檢測(cè)和處理。
5.根據(jù)權(quán)利要求1所述的信號(hào)延遲控制電路，其特征在于:所述亞穩(wěn)態(tài)單元還用于在輸入時(shí)鐘穩(wěn)定時(shí)對(duì)所述讀指針進(jìn)行定期復(fù)位。
6.根據(jù)權(quán)利要求1所述的信號(hào)延遲控制電路，其特征在于:所述FIFO單元由至少兩個(gè)D類型觸發(fā)器以及一個(gè)數(shù)據(jù)分配器以及一個(gè)數(shù)據(jù)選擇器組成。
7.根據(jù)權(quán)利要求6所述的信號(hào)延遲控制電路，其特征在于:所述寫(xiě)指針控制單元依據(jù)寫(xiě)時(shí)鐘，控制所述寫(xiě)指針指向欲寫(xiě)入的數(shù)據(jù)，以便將欲寫(xiě)入的數(shù)據(jù)經(jīng)由所述數(shù)據(jù)分配器依次存入所述至少兩個(gè)D類型觸發(fā)器中。
8.根據(jù)權(quán)利要求6所述的信號(hào)延遲控制電路，其特征在于:所述讀指針控制單元依據(jù)讀時(shí)鐘，控制所述讀指針指向欲讀取的數(shù)據(jù)，以便將欲讀取的數(shù)據(jù)從所述至少兩個(gè)D類型觸發(fā)器中經(jīng)由所述數(shù)據(jù)選擇器依次輸出。
9.根據(jù)權(quán)利要求1所述的信號(hào)延遲控制電路，其特征在于:還包括采樣單元，依據(jù)系統(tǒng)時(shí)鐘采集地址信號(hào)并輸出。
10.根據(jù)權(quán)利要求9所述的信號(hào)延遲控制電路，其特征在于:還包括邏輯單元，依據(jù)系統(tǒng)時(shí)鐘將所述采集地址信號(hào)進(jìn)行邏輯處理后輸出數(shù)據(jù)給所述FIFO單元。
全文摘要
本發(fā)明提供一種信號(hào)延遲控制電路，至少包括FIFO單元，寫(xiě)指針控制單元，讀指針控制單元，鎖存單元及驅(qū)動(dòng)單元，其中，所述寫(xiě)指針控制單元與讀指針控制單元之間設(shè)有可編程延時(shí)單元及亞穩(wěn)態(tài)單元，所述可編程延時(shí)單元通過(guò)輸出延時(shí)使所述讀指針與寫(xiě)指針保持相應(yīng)的相位關(guān)系，并使所述讀指針的操作位于所述寫(xiě)指針的操作之后；所述亞穩(wěn)態(tài)單元用于在所述讀指針操作前進(jìn)行亞穩(wěn)態(tài)偵測(cè)，并在檢測(cè)到亞穩(wěn)態(tài)時(shí)不對(duì)讀指針進(jìn)行操作，在下一個(gè)時(shí)鐘周期進(jìn)行復(fù)位，以此克服現(xiàn)有技術(shù)中在初始化或輸入時(shí)鐘頻率變化的情況下產(chǎn)生的毛刺問(wèn)題，且能在輸入時(shí)鐘穩(wěn)定時(shí)對(duì)讀指針進(jìn)行定期復(fù)位，提高電路的可靠性。
文檔編號(hào)H03L1/00GK103095289SQ20111034900
公開(kāi)日2013年5月8日 申請(qǐng)日期2011年11月8日 優(yōu)先權(quán)日2011年11月8日
發(fā)明者張涌, 李建威 申請(qǐng)人:瀾起科技(上海)有限公司