專利名稱：電壓電平移位器的制作方法
技術(shù)領(lǐng)域：
本公開涉及一種電壓電平移位器。
背景技術(shù)：
集成電路中的地或接地節(jié)點(diǎn)是其他待測電壓的參考點(diǎn)。一般地，接地節(jié)點(diǎn)處的電壓電平為0伏(V)。然而，很多電路具有多于一個(gè)的接地區(qū)域或接地節(jié)點(diǎn)，其中，例如，第一子電路使用第一接地節(jié)點(diǎn)，第二子電路使用第二接地節(jié)點(diǎn)，而兩個(gè)接地節(jié)點(diǎn)處的電壓電平彼此不同。類似地，電路可以具有多于一個(gè)的電源區(qū)域，其具有多于一個(gè)的電源，以提供多于一個(gè)的電源電壓。

發(fā)明內(nèi)容
為解決上述問題，本發(fā)明提供了一種電路，包括第一反相器，第一反相器的輸入端被配置為用作輸入端節(jié)點(diǎn)；第二反相器，第一反相器的輸出端連接至第二反相器的輸入端，第二反相器的輸出端被配置為用作輸出端節(jié)點(diǎn)；第三反相器，第三反相器的輸入端連接至第一反相器的輸入端；以及第一 NMOS晶體管，第一 NMOS晶體管的柵極連接至第三反相器的輸出端，第一 NMOS晶體管的漏極連接至第二反相器，第一 NMOS晶體管的源極被配置為用作輸入端電平節(jié)點(diǎn)，其中，當(dāng)輸入端節(jié)點(diǎn)被配置為接收低邏輯電平時(shí)，輸出端節(jié)點(diǎn)被配置為接收由輸入端電平節(jié)點(diǎn)處的電壓電平提供的電壓值。該電路還包括第二NMOS晶體管，第二 NMOS晶體管的柵極連接至輸出端節(jié)點(diǎn)，第二 NMOS晶體管的漏極連接至第三反相器，以及第二 NMOS晶體管的源極連接至第一 NMOS晶體管的源極。其中，第二反相器包括PM0S晶體管，具有PMOS源極、PMOS漏極、和PMOS柵極；以及第二 NMOS晶體管，具有第二 NMOS漏極、第二 NMOS源極、和第二 NMOS柵極；PMOS柵極連接至第二 NMOS柵極，并被配置為用作第二反相器的輸入端；PMOS源極連接至電源電壓源； PMOS漏極連接至第二 NMOS漏極，并被配置為用作輸出端節(jié)點(diǎn)；以及第二 NMOS源極，連接至第一 NMOS晶體管的漏極。其中，當(dāng)輸入端節(jié)點(diǎn)被配置為接收高邏輯電平時(shí)，輸出端節(jié)點(diǎn)被配置為接收由電源電壓源提供的電壓值。其中，第二反相器被配置為從第二反相器電源接收第二反相器供電；以及當(dāng)輸入端節(jié)點(diǎn)被配置為接收高邏輯電平時(shí)，輸出端節(jié)點(diǎn)被配置為接收由第二反相器電源提供的電壓值。其中，第一反相器被配置為從第一反相器電源接收第一反相器供電，第一反相器電源與第二反相器電源相同。其中，第一反相器被配置為從第一反相器電源接收第一反相器供電，第一反相器電源與第二反相器電源不同。該電路還包括第一電壓源，用于提供第一電源電壓；第二電壓源，用于提供第二電源電壓；第一接地參考源，用于提供第一接地參考電壓；以及第二接地參考源，用于生成第二接地參考電壓，其中，第一電壓源和第一接地參考源是由第一反相器使用的，第二電壓源是由第二反相器使用的，第二接地參考源連接至第一 NMOS晶體管的源極。其中，第一電壓源、第二電壓源、第一接地參考源、和第二接地參考源被配置為滿足下列條件中的至少一個(gè)VDDl > Vtnl+VSSlVDD2 > Vtn2+VSS2VDDl > Vtn2+VSS2 ；以及VDDl > VDD2-|Vtp2| ,其中，VDD 1表示第一電源電壓，VDD2表示第二電源電壓，VSSl表示第一接地參考，VSS2表示第二接地參考，Vtnl表示第一反相器的NMOS晶體管的閾值電壓，Vtn2表示第二反相器和第三反相器中的NMOS晶體管的均閾值電壓和第一 NMOS晶體管的閾值電壓，以及Vtp2表示第二反相器和第三反相器中的PMOS晶體管的閾值電壓。此外，還提供了一種電路，包括第一 PMOS晶體管，具有第一 P柵極、第一 P漏極、 以及第一 P源極；第一 NMOS晶體管，具有第一 N柵極、第一 N漏極、以及第一 N源極；第二 PMOS晶體管，具有第二 P柵極、第二 P漏極、以及第二 P源極；第二 NMOS晶體管，具有第二 N 柵極、第二 N漏極、以及第二 N源極；第三PMOS晶體管，具有第三P柵極、第三P漏極、以及第三P源極；第三NMOS晶體管，具有第三N柵極、第三N漏極、以及第三N源極；第四NMOS 晶體管，具有第四N柵極、第四N漏極、以及第四N源極；第五NMOS晶體管，具有第五N柵極、第五N漏極、以及第五N源極；輸入端節(jié)點(diǎn)；輸出端節(jié)點(diǎn)；第一電平輸入端節(jié)點(diǎn)；以及第二電平輸入端節(jié)點(diǎn)，其中輸入端節(jié)點(diǎn)連接至第一 P柵極、第一 N柵極、第三P柵極、以及第三N柵極；第一 P漏極連接至第一 N漏極、第二 P柵極、以及第二 N柵極；第二 P漏極連接至第二 N漏極、第五N柵極、以及輸出端節(jié)點(diǎn)；第二 P源極連接至第三P源極和第二電平輸入端節(jié)點(diǎn)；第二 N源極連接至第四N漏極；第四N柵極連接至第三N漏極和第三P漏極；第四 N源極連接至第五N源極和第一電平輸入端節(jié)點(diǎn)；第三N源極連接至第五N漏極；以及當(dāng)輸入端節(jié)點(diǎn)被配置為接收低邏輯電平時(shí)，輸出端節(jié)點(diǎn)被配置為接收由第一電平輸入端節(jié)點(diǎn)提供的第一電壓值，以及當(dāng)輸入端節(jié)點(diǎn)被配置為接收高邏輯電平時(shí)，輸出端節(jié)點(diǎn)被配置為接收由第二電平輸入端節(jié)點(diǎn)提供的第二電壓值。其中，第二 P源極連接至電壓源以及連接至第二電平輸入端節(jié)點(diǎn)。其中，第一 P源極處的第一電壓由第一電壓源提供，第一電壓源與第二電壓源不同，第二電壓源連接至第二 P源極并將第二電壓提供至第二電平輸入端節(jié)點(diǎn)。其中，第一 N源極連接至第一接地參考源，第一接地參考源與第二接地參考源不同，第二接地參考源連接至第四N源極和第五N源極。其中，第一 N源極連接至接地參考源、第四N源極、和第五N源極。該電路還包括電壓源，連接至第一 P源極，并提供電源電壓值；接地參考源，連接至第一 N源極，并提供接地參考值，其中，電壓源、第二電平輸入端節(jié)點(diǎn)、接地參考源、和第一電平輸入端節(jié)點(diǎn)被配置為滿足下列條件中的至少一個(gè)VDDl > Vtnl+VSSl ；VDD2 > Vtn2+VSS2 ；
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VDDl > Vtn2+VSS2 ；以及VDDl > VDD2-|Vtp2| ,其中，VDDl表示電源電壓值，VDD2表示第二電壓值，VSSl表示接地參考值，VSS2表示電壓值，Vtnl表示第一 NMOS晶體管的閾值電壓，Vtn2表示第二 NMOS晶體管、第三NMOS 晶體管、第四NMOS晶體管和第五NMOS晶體管的閾值電壓，以及Vtp2表示第二 PMOS晶體管和第三PMOS晶體管的閾值電壓。此外，還包括一種方法，包括以下步驟使用第一反相器將第一低邏輯電平反相至第一高邏輯電平；使用第二反相器將第一高邏輯電平反相至第二低邏輯電平，第二反相器具有與第一 NMOS晶體管串聯(lián)的第一 PMOS晶體管，第一 NMOS晶體管的漏極被配置為提供第二低邏輯電平；以及使用與第一 NMOS晶體管串聯(lián)的第二 NMOS晶體管提供連接至第一 NMOS 晶體管的漏極的第二 NMOS晶體管的源極處的電壓值。該方法還包括通過由第三反相器將第一低邏輯電平變?yōu)榈诙哌壿嬰娖絹韺?dǎo)通第二 NMOS晶體管。該方法還包括使用第二低邏輯電平截止與第三反相器的第四NMOS晶體管串聯(lián)的第三NMOS晶體管。其中，第二 NMOS晶體管的源極連接至第三NMOS晶體管的源極。此外，還提供了一種方法，包括以下步驟使用第一反相器將第一高邏輯電平反相至第一低邏輯電平；使用第二反相器將第一低邏輯電平反相至第二高邏輯電平，由第二反相器的PMOS晶體管提供第二高邏輯電平的電壓值；以及使用第三反相器將第一高邏輯電平反相至第二低邏輯電平，以截止連接至第二反相器的第二 NMOS晶體管的第一 NMOS晶體管，第二高邏輯電平被配置為導(dǎo)通連接至第三反相器的第四NMOS晶體管的第三NMOS晶體管。


本公開的一個(gè)或多個(gè)實(shí)施例的細(xì)節(jié)會(huì)在附圖和下列描述中得到闡述。其他特征和優(yōu)點(diǎn)通過描述、附圖和權(quán)利要求的闡述而變得十分明顯。圖1是根據(jù)一些實(shí)施例的電壓電平移位器的電路圖。圖2是根據(jù)一些實(shí)施例的圖1中的電壓電平移位器的電路圖，其中標(biāo)示了電壓電平移位器的輸入端接收到低邏輯電平時(shí)的每個(gè)晶體管的工作狀態(tài)。圖3是示出了根據(jù)一些實(shí)施例的圖1中的電壓電平移位器的輸入端接收到低邏輯電平時(shí)的電壓電平移位器的工作的流程圖。圖4是根據(jù)一些實(shí)施例的圖1中的電壓電平移位器的電路圖，其中標(biāo)示了電壓電平移位器的輸入端接收到高邏輯電平時(shí)的每個(gè)晶體管的工作狀態(tài)。圖5是示出了根據(jù)一些實(shí)施例的圖1中的電壓電平移位器的輸入端接收到高邏輯電平時(shí)的電壓電平移位器的工作的流程圖。不同附圖中的相同的參考標(biāo)號表示相同的元件。
具體實(shí)施例方式下面將詳細(xì)討論附圖中示出的實(shí)施例或?qū)嵗?。然而?yīng)當(dāng)理解，下面將詳細(xì)討論附圖中示出的實(shí)施例或?qū)嵗?。然而?yīng)當(dāng)理解，這些實(shí)施例和實(shí)例并不意在限定本發(fā)明。公開的實(shí)施例中的任何修改和調(diào)整以及本文中公開的原理的其他應(yīng)用均視為對本領(lǐng)域的普通技術(shù)人員來說是司空見慣的。所有實(shí)施例中的參考標(biāo)號可以重復(fù)使用，但是這些參考標(biāo)號表示的一個(gè)實(shí)施例中的部件不能用于另一實(shí)施例，即便他們共用相同的參考標(biāo)號。示例件電路圖1是根據(jù)一些實(shí)施例的電壓電平移位電路(例如，電壓電平移位器)100的電路圖。當(dāng)輸入端IN被施加低邏輯電平(例如，低)時(shí)，輸出端OUT跟隨節(jié)點(diǎn)VDD2處的電壓。 換言之，電壓電平移位器100將以電壓VSSl為地的第一接地區(qū)域中的接地電平移位至以電壓VSS2為地的第二接地區(qū)域中的接地電平。類似地，電壓電平移位器100將以電壓VDDl 為工作電壓的第一電能區(qū)域(例如，電源區(qū)域)中的電源電平移位至以電壓VDD2為工作電壓的第二電能區(qū)域。例如，在第一接地區(qū)域中的某些電路中，低(Low)具有電壓VSSl的電壓值(例如， 0V)，而在第二接地區(qū)域中的某些其他電路中，低具有電壓VSS2的電壓值(例如，-0. 5V)。類似地，在第一電能區(qū)域中的某些電路中，高(High)具有電壓VDDl的電壓值(例如，0. 85V), 而在第二電能區(qū)域中的某些其他電路中，高具有電壓VDD2的電壓值(例如，-0.95V)。在圖 1中，反相器INVl既處于第一接地區(qū)域也處于第一電能區(qū)域，這是因?yàn)椋?dāng)輸入端IN為低時(shí)，輸出端0 1為高，即電壓VDDl的電壓值。而當(dāng)輸入端IN為高時(shí)，輸出端01為低，即電壓VSS 1的電壓值。又例如，反相器INV2既處于第二接地區(qū)域也處于第二電能區(qū)域，這是因?yàn)?，?dāng)輸出端OUT為低時(shí)，低電壓值為電壓VSS2，而當(dāng)輸出端OUT為高時(shí)，高電壓值為電壓 VDD2。盡管電壓電平移位器100可以同時(shí)移位電壓VSSl的接地電平和電壓VDDl的電源電平，但僅移位接地電平或電源電平的情況也包含在多種實(shí)施例的范圍內(nèi)。例如，為了僅移位接地電平，電壓VDD2設(shè)置在電壓VDDl處，或者電壓VDDl和VDD2的兩個(gè)節(jié)點(diǎn)連接在一起。 類似地，為了僅移位電源電平，電壓VSS2設(shè)置在電壓VSSl處，或者電壓VSSl和VSS2的兩個(gè)節(jié)點(diǎn)連接在一起。PMOS晶體管P7與匪OS晶體管N6串聯(lián)連接(例如，PMOS晶體管P7的漏極連接至 NMOS晶體管N6的漏極)并形成反相器INVl。反相器INV 1的輸出端01用作反相器INV2 的輸入端，反相器INV2由PMOS晶體管PO和NMOS晶體管NO串聯(lián)連接(例如，PMOS晶體管 PO的漏極連接至NMOS晶體管NO的漏極)而形成。反相器INV2的輸出端用作電平移位器 100的輸出端OUT，其還可以控制(例如，導(dǎo)通或截止)NMOS晶體管N2。例如，當(dāng)輸出端OUT 為高時(shí)，晶體管N2的柵極為高，其可以導(dǎo)通晶體管N2。而當(dāng)輸出端OUT為低時(shí)，晶體管N2 的柵極為低，其可以截止晶體管N2。NMOS晶體管NO與N3串聯(lián)連接(例如，NMOS晶體管的源極連接至NMOS晶體管N3 的漏極)。當(dāng)輸入端IN為低時(shí)，晶體管N3連同晶體管NO將輸出端OUT處(其為晶體管NO 的漏極)的電壓電平拉至節(jié)點(diǎn)VSS2處(其為晶體管N3的源極)的電壓電平。當(dāng)輸入端IN為高時(shí)，晶體管PO將輸出端OUT處(其為晶體管PO的漏極)的電壓電平拉至晶體管PO的源極處的電壓電平(其為電壓VDD2)。PMOS晶體管Pl和MNOS晶體管附串聯(lián)連接(PM0S晶體管Pl的漏極連接至NMOS 晶體管m的漏極)并形成反相器INV3。節(jié)點(diǎn)02 (反相器INV3的輸出端)控制(例如，導(dǎo)通/截止)晶體管N3。例如，當(dāng)輸出端02為高時(shí)，NMOS晶體管N3的柵極為高，用于導(dǎo)通晶體管N3。而如果輸出端02為低，則NMOS晶體管N3的柵極為低，用于截止晶體管N3。在一些實(shí)施例中，VDDl > Vtnl+VSSl and VDD2 > Vtn2+VSS2,以及VDDl > Vtn2+VSS2 and VDDl > VDD2-1 Vtp2其中，電壓Vtnl是NMOS晶體管N6的閾值電壓，電壓Vtn2是NMOS晶體管N0、N1、 N2和N3的閾值電壓。電壓Vtp2是晶體管PO和Pl的閾值電壓。在下面的描述中，當(dāng)VDDl > Vtnl+VSSl，晶體管N6具有足夠的電源來導(dǎo)通。當(dāng) VDD2 > Vtn2+VSS2,晶體管N2和N3具有足夠的電源來導(dǎo)通。當(dāng)VDDl > Vtn2+VSS2,晶體管 NO和附具有足夠的電源來導(dǎo)通。以及當(dāng)VDDl > VDD2-|Vtp2|，晶體管PO和Pl具有足夠的電源來導(dǎo)通。在一些實(shí)施例中，電壓VSSl和VSS2處于同一范圍內(nèi)，約-0. 5V到0. 3V，但是其他范圍也可以落入多種實(shí)施例的范圍內(nèi)。接收低邏輯電平的輸入端的示例件工作圖2是根據(jù)一些實(shí)施例的標(biāo)示了每個(gè)晶體管的工作狀態(tài)的電壓電平移位器100的電路圖200，示出了當(dāng)輸入端IN施加低時(shí)的電壓電平移位器100的工作狀態(tài)。如圖所示， 晶體管N6、P0、N1和N2截止，而晶體管P7、N0、N3和Pl導(dǎo)通。此外，電壓VSSU VDDU VSS2 和VDD2分別設(shè)置在0. 0V、0. 85V、-0. 5V和0. 95V。在一些實(shí)施例中，當(dāng)輸入端IN為低時(shí)， 輸出端OUT的電壓電平跟隨節(jié)點(diǎn)VSS2處的電壓電平，示出為-0. 5V。由于輸入端IN為低，故NMOS晶體管N6截止，而PMOS晶體管P7導(dǎo)通。節(jié)點(diǎn)01 (其為晶體管P7的漏極)被拉至PMOS晶體管P7的源極處的電壓電平，其在電壓VDDl的電壓值(例如，0.85V)處為高。換言之，由于反相器INVl的輸入端IN為低，故輸出端01 (反相器INVl的輸出端)為高，其還截止PMOS晶體管P0，并導(dǎo)通NMOS晶體管NO。由于晶體管PO 截止，故輸出端OUT與電壓VDD2電斷開。由于輸入端IN為低，故PMOS晶體管Pl和NMOS晶體管附的柵極為低。因此，晶體管PI和m分別導(dǎo)通和截止。由于晶體管PI導(dǎo)通，故節(jié)點(diǎn)02(其為晶體管PI的漏極) 被拉至其源極處的電壓電平(其為電壓VDD2)。由于節(jié)點(diǎn)02還是晶體管N3的柵極(其處于電壓VDD2)，故晶體管N3導(dǎo)通。由于NMOS晶體管NO導(dǎo)通，故晶體管NO的漏極處的電壓電平被拉至晶體管NO的源極，其為晶體管N3的漏極。由于晶體管N3導(dǎo)通，故其將其漏極處的電壓電平拉至其源極處的電壓電平(其為電壓VSS2或-0. 5V)。換言之，輸出端OUT處的電壓電平被拉至(或跟隨至)節(jié)點(diǎn)VSS2處的電壓電平(其示出為-0. 5V)。圖3是示出了當(dāng)輸入端IN接收到低時(shí)電壓電平移位器100的工作的流程圖300。步驟305，在輸入端IN處施加低。步驟310，反相器INVl將輸入端IN處的低反相至節(jié)點(diǎn)01處的高，以導(dǎo)通晶體管NO。步驟315，反相器INV2將節(jié)點(diǎn)01處的高反相至輸出端OUT處的低。步驟320，反相器INV3將輸入端IN處的低反相至節(jié)點(diǎn)02處的高，以導(dǎo)通晶體管 N3。步驟325，晶體管NO和N3將輸出端OUT處的電壓電平拉至晶體管N3的源極處的電壓電平，其具有電壓VSS2 (-0. 5V)。實(shí)際上，輸出端OUT具有電壓VSS2或-0. 5V。
接收高邏輯電平的輸入端的示例件工作圖4是根據(jù)一些實(shí)施例的標(biāo)示了每個(gè)晶體管的工作狀態(tài)的電壓電平移位器100的電路圖400，示出了當(dāng)輸入端IN施加高時(shí)的電壓電平移位器100的工作狀態(tài)。如圖所示， 晶體管N6、P0、N1和N2導(dǎo)通，而晶體管P7、N0、N3和Pl截止。此外，電壓VSSU VDDU VSS2 和VDD2分別設(shè)置在0. 0V、0. 85V、-0. 5V和0. 95V。在一些實(shí)施例中，當(dāng)輸入端IN為高時(shí)， 輸出端OUT的電壓電平跟隨節(jié)點(diǎn)VSS2處的電壓電平，示出為0. 95V。由于輸入端IN為高，故NMOS晶體管N6導(dǎo)通，而PMOS晶體管P7截止。節(jié)點(diǎn)01 (其為晶體管P6的漏極)被拉至PMOS晶體管P6的源極處的電壓電平，其在電壓VDDl的電壓值 (例如，0V)處為低。換言之，由于反相器INVl的輸入端IN為高，故輸出端01 (反相器INV 1的輸出端)為低，其還導(dǎo)通PMOS晶體管P0，并截止NMOS晶體管NO。由于晶體管PO導(dǎo)通， 故輸出端OUT (其為晶體管PO的漏極)被拉至晶體管PO的源極(例如，VDD2或0. 95V)。 由于輸出端OUT還是晶體管N2的柵極(其為高)，故晶體管N2導(dǎo)通。由于輸入端IN為高，故PMOS晶體管Pl和NMOS晶體管附的柵極為高。因此，晶體管PI和m分別截止和導(dǎo)通。由于晶體管PI導(dǎo)通，故節(jié)點(diǎn)02(其為晶體管PI的漏極) 被拉至其源極處的電壓電平(其為晶體管N2的漏極)。由于NMOS晶體管N2導(dǎo)通，故其漏極處的電壓電平被拉至其源極(其為電壓VSS2或低)處的電壓電平。因此，節(jié)點(diǎn)02為低。 由于節(jié)點(diǎn)02還是晶體管N3的柵極(其為低)，故晶體管N3截止。由于NMOS晶體管NO和 N3截止，故電壓VSS2的節(jié)點(diǎn)與輸出端OUT電斷開。圖5是示出了當(dāng)輸入端IN接收到高時(shí)電壓電平移位器100的工作的流程圖500。步驟505，在輸入端IN處施加高。步驟510，反相器INVl將輸入端IN處的高反相至節(jié)點(diǎn)01處的低，以截止晶體管N0。步驟515，反相器INV3將輸入端IN處的高反相至節(jié)點(diǎn)02處的低，以導(dǎo)通晶體管 N3。由于晶體管NO和N3截止，故電壓VSS2的節(jié)點(diǎn)與輸出端OUT電斷開。步驟520，反相器INV2將節(jié)點(diǎn)01處的低反相至輸出端OUT處的電壓VDD2的高。 換言之，輸出端01處的低還導(dǎo)通晶體管P0，以將輸出端OUT處(例如，晶體管PO的漏極) 的電壓電平拉低至具有電壓VDD2的晶體管PO源極處的電壓電平。實(shí)際上，輸出端OUT具有電壓VDD2或0. 95V。本文描述了多個(gè)實(shí)施例。然而，應(yīng)理解，在不背離本公開的思想和范圍的前提下， 可以進(jìn)行多種改進(jìn)。例如，示出為特定摻雜類型的各種晶體管(例如，匪OS和PM0S)是為了示出的目的，本公開的實(shí)施例不限于特定類型，而選擇用于特定晶體管的摻雜類型是一種設(shè)計(jì)選擇并且處于這些實(shí)施例的范圍中。上文描述中使用的各種信號的邏輯電平(例如， 低或高)也是為了示出的目的，當(dāng)信號激活和/或去激活時(shí)，實(shí)施例不限于特定電平，而選擇該電平僅是一種設(shè)計(jì)選擇。又例如，在一些實(shí)施例中，當(dāng)輸入端IN為低時(shí)，輸出端OUT跟隨電壓VSS2，而當(dāng)輸入端IN為高時(shí)，輸出端OUT跟隨電壓VDD2。又例如，一些實(shí)施例涉及一種電路，包括第一反相器、第二反相器、第三反相器、 和第一 NMOS晶體管。第一反相器的輸入端被配置為用作輸入節(jié)點(diǎn)。第二反相器的輸出端被配置為用作輸出節(jié)點(diǎn)。第三反相器的輸入端連接至第一反相器的輸入端。第一 NMOS晶體管的柵極連接至第三反相器的輸出端。第一 NMOS晶體管的漏極連接至第二反相器。第一 NMOS晶體管的源極被配置為用作輸入端電平節(jié)點(diǎn)。當(dāng)輸入端節(jié)點(diǎn)被配置為接收低邏輯電平時(shí)，輸出端節(jié)點(diǎn)被配置為接收由電平輸入端節(jié)點(diǎn)處的電壓電平提供的電壓電平。又例如，一些實(shí)施例涉及一種電路，包括第一 PMOS晶體管，具有第一 P柵極、第一 P漏極、以及第一 P源極；第一 NMOS晶體管，具有第一 N柵極、第一 N漏極、以及第一 N源極；第二 PMOS晶體管，具有第二 P柵極、第二 P漏極、以及第二 P源極；第二 NMOS晶體管，具有第二 N柵極、第二 N漏極、以及第二 N源極；第三PMOS晶體管，具有第三P柵極、第三P漏極、以及第三P源極；第三NMOS晶體管，具有第三N柵極、第三N漏極、以及第三N源極；第四NMOS晶體管，具有第四N柵極、第四N漏極、以及第四N源極；第五NMOS晶體管，具有第五N柵極、第五N漏極、以及第五N源極；輸入端節(jié)點(diǎn)；輸出端節(jié)點(diǎn)；第一電平輸入端節(jié)點(diǎn)； 以及第二電平輸入端節(jié)點(diǎn)。輸入端節(jié)點(diǎn)連接至第一 P柵極、第一 N柵極、第三P柵極、以及第三N柵極。第一 P漏極連接至第一 N漏極、第二 P柵極、和第二 N柵極。第二 P漏極連接至第二 N漏極、第五N柵極、和輸出端節(jié)點(diǎn)。第二 P源極連接至第三P源極和第二輸入端電平節(jié)點(diǎn)。第二 N源極連接至第四N漏極。第四N柵極連接至第三N漏極和第三P漏極。第四N源極連接至第五N源極和第一電平輸入端節(jié)點(diǎn)。第三N源極連接至第五N漏極。當(dāng)輸入端節(jié)點(diǎn)被配置為接收低邏輯電平時(shí)，輸出端節(jié)點(diǎn)被配置為接收由第一電平輸入端節(jié)點(diǎn)提供的第一電壓值，以及當(dāng)輸入端節(jié)點(diǎn)被配置為接收高邏輯電平時(shí)，輸出端節(jié)點(diǎn)被配置為接收由第二電平輸入端節(jié)點(diǎn)提供的第二電壓值。又例如，一些實(shí)施例涉及一種方法，包括以下步驟使用第一反相器將第一高邏輯電平反相至第一低邏輯電平；使用第二反相器將第一低邏輯電平反相至第二高邏輯電平； 由第二反相器的PMOS晶體管提供第二高邏輯電平的電壓值；以及使用第三反相器將第一高邏輯電平反相至第二低邏輯電平，以截止連接至第二反相器的第二 NMOS晶體管的第一 NMOS晶體管；第二高邏輯電平被配置為導(dǎo)通連接至第三反相器的第四NMOS晶體管的第三 NMOS晶體管。又例如，一些實(shí)施例涉及一種方法，包括以下步驟使用第一反相器將第一低邏輯電平反相至第一高邏輯電平；使用第二反相器將第一高邏輯電平反相至第二低邏輯電平； 第二反相器具有與第一 NMOS晶體管串聯(lián)的第一 PMOS晶體管；第一 NMOS晶體管的漏極被配置為提供第二低邏輯電平；以及使用與第一 NMOS晶體管串聯(lián)的第二 NMOS晶體管以提供連接至第一 NMOS晶體管的漏極的第二 NMOS晶體管的源極處的電壓值。上述方法示出了示例性的步驟，但是這些步驟不必一定按照示出的順序進(jìn)行執(zhí)行，其中的一些步驟是可以同時(shí)執(zhí)行的。根據(jù)公開的實(shí)施例的思想和范圍，可以對上述步驟進(jìn)行添加、替換、修改順序、和/或適當(dāng)刪減。
權(quán)利要求
1.一種電路，包括第一反相器，所述第一反相器的輸入端被配置為用作輸入端節(jié)點(diǎn)； 第二反相器，所述第一反相器的輸出端連接至所述第二反相器的輸入端，所述第二反相器的輸出端被配置為用作輸出端節(jié)點(diǎn)；第三反相器，所述第三反相器的輸入端連接至所述第一反相器的輸入端；以及第一 NMOS晶體管，所述第一 NMOS晶體管的柵極連接至所述第三反相器的輸出端，所述第一 NMOS晶體管的漏極連接至所述第二反相器，所述第一 NMOS晶體管的源極被配置為用作輸入端電平節(jié)點(diǎn)，其中，當(dāng)所述輸入端節(jié)點(diǎn)被配置為接收低邏輯電平時(shí)，所述輸出端節(jié)點(diǎn)被配置為接收由所述輸入端電平節(jié)點(diǎn)處的電壓電平提供的電壓值。
2.根據(jù)權(quán)利要求1所述的電路，還包括第二NMOS晶體管，所述第二 NMOS晶體管的柵極連接至所述輸出端節(jié)點(diǎn)，所述第二 NMOS晶體管的漏極連接至所述第三反相器，以及所述第二 NMOS晶體管的源極連接至所述第一 NMOS晶體管的源極。
3.根據(jù)權(quán)利要求1所述的電路，其中 所述第二反相器包括PMOS晶體管，具有PMOS源極、PMOS漏極、和PMOS柵極；以及第二 NMOS晶體管，具有第二 NMOS漏極、第二 NMOS源極、和第二 NMOS柵極；所述PMOS柵極連接至所述第二 NMOS柵極，并被配置為用作所述第二反相器的輸入端；所述PMOS源極連接至電源電壓源；所述PMOS漏極連接至所述第二 NMOS漏極，并被配置為用作所述輸出端節(jié)點(diǎn)；以及所述第二 NMOS源極，連接至所述第一 NMOS晶體管的漏極。
4.根據(jù)權(quán)利要求1所述的電路，還包括 第一電壓源，用于提供第一電源電壓； 第二電壓源，用于提供第二電源電壓；第一接地參考源，用于提供第一接地參考電壓；以及第二接地參考源，用于生成第二接地參考電壓，其中，所述第一電壓源和所述第一接地參考源是由所述第一反相器使用的，所述第二電壓源是由所述第二反相器使用的，所述第二接地參考源連接至所述第一 NMOS晶體管的源極。
5.根據(jù)權(quán)利要求4所述的電路，其中，所述第一電壓源、所述第二電壓源、所述第一接地參考源、和所述第二接地參考源被配置為滿足下列條件中的至少一個(gè)VDDl > Vtnl+VSSl； VDD2 > Vtn2+VSS2 ； VDDl > Vtn2+VSS2 ；以及 VDDl > VDD2-IVtp2|,其中，VDDl表示所述第一電源電壓，VDD2表示所述第二電源電壓，VSSl表示所述第一接地參考，VSS2表示所述第二接地參考，Vtnl表示所述第一反相器的NMOS晶體管的閾值電壓，Vtn2表示所述第二反相器和所述第三反相器中的NMOS晶體管的閾值電壓和所述第一 NMOS晶體管的閾值電壓，以及Vtp2表示所述第二反相器和所述第三反相器中的PMOS晶體管的閾值電壓。
6.一種電路，包括第一 PMOS晶體管，具有第一 P柵極、第一 P漏極、以及第一 P源極； 第一 NMOS晶體管，具有第一 N柵極、第一 N漏極、以及第一 N源極； 第二 PMOS晶體管，具有第二 P柵極、第二 P漏極、以及第二 P源極； 第二 NMOS晶體管，具有第二 N柵極、第二 N漏極、以及第二 N源極； 第三PMOS晶體管，具有第三P柵極、第三P漏極、以及第三P源極； 第三NMOS晶體管，具有第三N柵極、第三N漏極、以及第三N源極； 第四NMOS晶體管，具有第四N柵極、第四N漏極、以及第四N源極； 第五NMOS晶體管，具有第五N柵極、第五N漏極、以及第五N源極； 輸入端節(jié)點(diǎn)； 輸出端節(jié)點(diǎn)；第一電平輸入端節(jié)點(diǎn)；以及第二電平輸入端節(jié)點(diǎn)，其中所述輸入端節(jié)點(diǎn)連接至所述第一 P柵極、所述第一 N柵極、所述第三P柵極、以及所述第三N柵極；所述第一 P漏極連接至所述第一 N漏極、所述第二 P柵極、以及所述第二 N柵極； 所述第二 P漏極連接至所述第二 N漏極、所述第五N柵極、以及所述輸出端節(jié)點(diǎn)； 所述第二 P源極連接至所述第三P源極和所述第二電平輸入端節(jié)點(diǎn)； 所述第二 N源極連接至所述第四N漏極； 所述第四N柵極連接至所述第三N漏極和所述第三P漏極； 所述第四N源極連接至所述第五N源極和所述第一電平輸入端節(jié)點(diǎn)； 所述第三N源極連接至所述第五N漏極；以及當(dāng)所述輸入端節(jié)點(diǎn)被配置為接收低邏輯電平時(shí)，所述輸出端節(jié)點(diǎn)被配置為接收由所述第一電平輸入端節(jié)點(diǎn)提供的第一電壓值，以及當(dāng)所述輸入端節(jié)點(diǎn)被配置為接收高邏輯電平時(shí)，所述輸出端節(jié)點(diǎn)被配置為接收由所述第二電平輸入端節(jié)點(diǎn)提供的第二電壓值。
7.根據(jù)權(quán)利要求6所述的電路，其中，所述第一N源極連接至第一接地參考源，所述第一接地參考源與第二接地參考源不同，所述第二接地參考源連接至所述第四N源極和所述第五N源極。
8.一種方法，包括以下步驟使用第一反相器將第一低邏輯電平反相至第一高邏輯電平；使用第二反相器將所述第一高邏輯電平反相至第二低邏輯電平，所述第二反相器具有與第一 NMOS晶體管串聯(lián)的第一 PMOS晶體管，所述第一 NMOS晶體管的漏極被配置為提供所述第二低邏輯電平；以及使用與所述第一 NMOS晶體管串聯(lián)的第二 NMOS晶體管提供連接至所述第一 NMOS晶體管的漏極的所述第二 NMOS晶體管的源極處的電壓值。
9.根據(jù)權(quán)利要求8所述的方法，還包括通過由第三反相器將所述第一低邏輯電平變?yōu)榈诙哌壿嬰娖絹韺?dǎo)通所述第二 NMOS晶體管，此外，還包括使用所述第二低邏輯電平截止與所述第三反相器的第四NMOS晶體管串聯(lián)的第三NMOS晶體管，其中，所述第二 NMOS晶體管的源極連接至所述第三NMOS晶體管的源極。
10. 一種方法，包括以下步驟使用第一反相器將第一高邏輯電平反相至第一低邏輯電平；使用第二反相器將所述第一低邏輯電平反相至第二高邏輯電平，由所述第二反相器的 PMOS晶體管提供所述第二高邏輯電平的電壓值；以及使用第三反相器將所述第一高邏輯電平反相至第二低邏輯電平，以截止連接至所述第二反相器的第二 NMOS晶體管的第一 NMOS晶體管，所述第二高邏輯電平被配置為導(dǎo)通連接至所述第三反相器的第四NMOS晶體管的第三NMOS晶體管。
全文摘要
第一反相器的輸入端被配置為用作輸入端節(jié)點(diǎn)。第一反相器的輸出端連接至第二反相器的輸入端。第二反相器的輸出端被配置為用作輸出端節(jié)點(diǎn)。第三反相器的輸入端連接至第一反相器的輸入端。第一NMOS晶體管的柵極連接至第三反相器的輸出端。第一NMOS晶體管的漏極連接至第二反相器。第一NMOS晶體管的源極被配置為用作輸入端電平節(jié)點(diǎn)。當(dāng)輸入端節(jié)點(diǎn)被配置為接收低邏輯電平時(shí)，輸出端節(jié)點(diǎn)被配置為接收由輸入端電平節(jié)點(diǎn)處的電壓電平提供的電壓值。
文檔編號H03K19/0185GK102447469SQ20111024160
公開日2012年5月9日 申請日期2011年8月17日 優(yōu)先權(quán)日2010年10月8日
發(fā)明者嚴(yán)光武, 林松杰, 許國原, 陳柏宏 申請人:臺灣積體電路制造股份有限公司