專(zhuān)利名稱(chēng)：高速數(shù)模轉(zhuǎn)換器和模數(shù)轉(zhuǎn)換器用帶延遲鎖相環(huán)的數(shù)據(jù)接口的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及接口，尤其涉及用于數(shù)模轉(zhuǎn)換器和模數(shù)轉(zhuǎn)換器的帶延遲鎖相環(huán)的數(shù)據(jù)接口。
背景技術(shù)：
本文提供背景技術(shù)描述的目的主要是介紹本發(fā)明的背景情況。相對(duì)本背景技術(shù)部分描述的范圍，本公開(kāi)署名的發(fā)明人的工作以及不被認(rèn)為是提交文件時(shí)的在先技術(shù)的本說(shuō)明書(shū)中的內(nèi)容，都既沒(méi)有明確地也沒(méi)有隱含地被認(rèn)作為相對(duì)現(xiàn)有公開(kāi)的在先技術(shù)。數(shù)模轉(zhuǎn)換器(DAC)將數(shù)字?jǐn)?shù)據(jù)轉(zhuǎn)換成模擬信號(hào)。當(dāng)在高速運(yùn)行時(shí)，由DAC接收的數(shù)字?jǐn)?shù)據(jù)一般需要滿(mǎn)足多種時(shí)序要求。僅作舉例，系統(tǒng)需考慮由于工藝、電源電壓和溫度 (PVT, process, supply voltage and temperature)變化而發(fā)生的 DAC 中的時(shí)序變化。系統(tǒng)還需考慮在如現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA，field programmable gate array)或產(chǎn)生數(shù)字?jǐn)?shù)據(jù)的專(zhuān)用集成電路(ASIC，appliication specific integrated circuit)的電路中發(fā)生的時(shí)序變化。滿(mǎn)足時(shí)序要求保證DAC的數(shù)據(jù)鎖存時(shí)鐘能可靠地鎖存數(shù)字?jǐn)?shù)據(jù)并達(dá)到所需的動(dòng)態(tài)性能。隨著DAC速度的提高，F(xiàn)PGA或ASIC與DAC之間的數(shù)據(jù)接口變得更難實(shí)現(xiàn)。僅作舉例，一個(gè)DAC實(shí)現(xiàn)(implementation)以4千兆個(gè)抽樣每秒(Gsps, Giga samples per second)運(yùn)行。4 1復(fù)用器可用在將數(shù)字?jǐn)?shù)據(jù)速率減至IGsps的DAC輸入中。在這個(gè)應(yīng)用中，對(duì)16位數(shù)據(jù)總線(xiàn)中數(shù)字?jǐn)?shù)據(jù)的每一位，數(shù)據(jù)接口只有1納秒(ns)時(shí)隙。以下結(jié)合圖1-5描述數(shù)據(jù)接口的幾種常規(guī)實(shí)現(xiàn)?，F(xiàn)在參照?qǐng)D1和2，系統(tǒng)20包括如FPGA、ASIC或其它產(chǎn)生數(shù)字?jǐn)?shù)據(jù)的電路24。電路M可包括通過(guò)緩沖器34向DAC 28輸出數(shù)字?jǐn)?shù)據(jù)的串行電路(serializer circuit) 30。DAC觀(guān)包括接收數(shù)字?jǐn)?shù)據(jù)和時(shí)鐘數(shù)據(jù)信號(hào)(CLK_data)的復(fù)用器42。復(fù)用器42可為4 1復(fù)用器。復(fù)用器42的輸出傳送給DAC 的核心(DAC core)44。DAC觀(guān)還包括接收DAC時(shí)鐘(CLK_dac)信號(hào)的時(shí)鐘分頻電路48。時(shí)鐘分頻電路48可通過(guò)除數(shù)(devisor)將CLK_dac信號(hào)進(jìn)行分頻。時(shí)鐘分頻電路48的輸出將CLK_data信號(hào)提供給復(fù)用器42及緩沖器52的輸入。緩沖器52輸出數(shù)據(jù)時(shí)鐘(DATACLK) 信號(hào)給電路24的緩沖器56。緩沖器56將DATACLK信號(hào)傳送給串行電路30。緩沖器52后的DATACLK信號(hào)與DAC沘內(nèi)的CLK_data信號(hào)幾乎相等(identical)。 DATACLK信號(hào)被用作電路M中的同步時(shí)鐘。DATACLK信號(hào)保證DAC 28和電路M的頻率同步。當(dāng)DAC轉(zhuǎn)換速度提高時(shí)，同步數(shù)字?jǐn)?shù)據(jù)和DAC 28的CLK_data信號(hào)之間的相位成為一個(gè)問(wèn)題，為CLK_data信號(hào)鎖存輸入數(shù)字?jǐn)?shù)據(jù)(incoming digital data)留下較少時(shí)間。在相對(duì)高的數(shù)據(jù)速率時(shí)，DATACLK抖動(dòng)、數(shù)字?jǐn)?shù)據(jù)抖動(dòng)、數(shù)據(jù)到時(shí)鐘的建立時(shí)間和保持時(shí)間、數(shù)據(jù)線(xiàn)(data line)到數(shù)據(jù)線(xiàn)的偏移(skew)、溫度變化、半導(dǎo)體制造工藝變化，和 /或電源變化也往往會(huì)減小時(shí)間裕量并往往會(huì)使圖2所示的有效數(shù)據(jù)窗口崩潰(collapse a valid data window)?，F(xiàn)在參照?qǐng)D3，顯示了另一個(gè)數(shù)據(jù)接口方法。系統(tǒng)60包括電路62如FPGA、ASIC或其它電路。電路62可包括串行電路68，所述串行電路68通過(guò)緩沖器70輸出數(shù)字?jǐn)?shù)據(jù)給 DAC 64。DAC 64包括接收數(shù)字?jǐn)?shù)據(jù)、Clk_in輸入端的CLK_fifo信號(hào)和Clk_out輸入端的 CLK_data信號(hào)的先進(jìn)先出(FIFO)存儲(chǔ)電路72。FIFO存儲(chǔ)電路72的輸出端輸出給復(fù)用器 74。復(fù)用器74的輸出傳送給DAC的核心76。DAC 64還包括接收DAC時(shí)鐘(CLK_dac)信號(hào)的時(shí)鐘分頻電路80。時(shí)鐘分頻電路 80的輸出為復(fù)用器74和FIFO電路72提供CLK_data信號(hào)。緩沖器82與時(shí)鐘分頻電路80 通信并輸出數(shù)據(jù)時(shí)鐘(DATACLK)信號(hào)給電路62中的緩沖器84。緩沖器84將DATACLK信號(hào)傳送給串行電路68和緩沖器88，所述緩沖器88產(chǎn)生并輸出CLK_fifo信號(hào)給FIFO存儲(chǔ)電路72。在這種方法中，由DAC 64產(chǎn)生的DATACLK信號(hào)傳送給電路62用于數(shù)據(jù)計(jì)時(shí)(data clocking)及同步。來(lái)自緩沖器88的DATACLK信號(hào)的一個(gè)版本(version) (CLK_fifo信號(hào))和數(shù)字?jǐn)?shù)據(jù)一起傳送回DAC 64。CLK_fifo信號(hào)將輸入的數(shù)字?jǐn)?shù)據(jù)鎖存到FIFO存儲(chǔ)電路72中。FIFO存儲(chǔ)電路72內(nèi)的數(shù)字?jǐn)?shù)據(jù)通過(guò)CLK_data信號(hào)輸出(clock out)。當(dāng)FIFO深度足夠時(shí)，同步在兩個(gè)時(shí)鐘域(CLK_fifo和CLK_data)之間發(fā)生。這種方法可全數(shù)字化實(shí)現(xiàn)且可使用綜合設(shè)計(jì)工具(design synthesis tools)，而系統(tǒng)60往往會(huì)消耗相對(duì)高的功率并產(chǎn)生數(shù)字噪聲及刺激降低DAC動(dòng)態(tài)性能的頻譜。另外，此種實(shí)現(xiàn)需要大的芯片面積，增加了成本?，F(xiàn)在參照?qǐng)D4和5，系統(tǒng)100包括電路102如FPGA、ASIC或其它電路。電路102可包括第一串行電路106，所述第一串行電路106通過(guò)緩沖器108輸出數(shù)字?jǐn)?shù)據(jù)至DAC 104。 DAC 104包括復(fù)用器112，所述復(fù)用器112接收時(shí)鐘數(shù)據(jù)(CLK_data)信號(hào)及數(shù)字?jǐn)?shù)據(jù)。復(fù)用器112的輸出傳送給DAC的核心114。DAC 104還包括接收DAC時(shí)鐘(CLK_dac)信號(hào)的時(shí)鐘分頻電路116。時(shí)鐘分頻電路116的輸出為復(fù)用器112和緩沖器118提供CLK_data信號(hào)。緩沖器118將數(shù)據(jù)時(shí)鐘(DATACLK)信號(hào)(通過(guò)長(zhǎng)度為L(zhǎng)的導(dǎo)線(xiàn)(conductor))輸出至電路102的緩沖器120。緩沖器120將DATACLK信號(hào)傳送給數(shù)字時(shí)鐘管理(DCM，digital clock management)電路122的第一輸入。DCM電路122的輸出被輸出給第二串行電路1 的第一及第二時(shí)鐘的輸入。第二串行電路1 的輸出被輸入延遲電路126，延遲電路1 輸出DCLK信號(hào)給緩沖器130。第二緩沖器132接收緩沖器130的輸出。第二緩沖器132將 DCLK信號(hào)輸出給DCM電路122的時(shí)鐘反饋輸入。在使用中，由DAC 104產(chǎn)生的DATACLK信號(hào)傳送給電路102作為同步時(shí)鐘以輸出數(shù)字?jǐn)?shù)據(jù)。DATACLK信號(hào)也用作與電路102相聯(lián)系的DCM電路122的參考時(shí)鐘信號(hào)。使 DCLK途經(jīng)緩沖器130和132之間的導(dǎo)線(xiàn)150的長(zhǎng)度為(M+L)。這個(gè)長(zhǎng)度相當(dāng)于將數(shù)字?jǐn)?shù)據(jù)從緩沖器108傳送到復(fù)用器112的導(dǎo)線(xiàn)長(zhǎng)度M與將DATACLK信號(hào)從緩沖器118傳送至120 的導(dǎo)線(xiàn)長(zhǎng)度L之和。例如，導(dǎo)線(xiàn)150可為印制電路板(PCB)上的導(dǎo)線(xiàn)。圖5中可見(jiàn)CLK_data信號(hào)和DATACLK信號(hào)之間存在固定的相位關(guān)系，所述相位關(guān)系受制于PVT引起的輸出緩沖器的延遲變化。對(duì)既定的PVT情況，導(dǎo)線(xiàn)150的長(zhǎng)度(L+M)可制成使DCLK信號(hào)位于DCLK信號(hào)和數(shù)字?jǐn)?shù)據(jù)之間所需時(shí)序(timing)最佳處。因?yàn)镈CLK信號(hào)被電路102內(nèi)部的延遲鎖相環(huán)鎖存，所以DCLK信號(hào)具有與具有匹配的導(dǎo)線(xiàn)長(zhǎng)度的DATACLK 信號(hào)相同的相位。
對(duì)于既定的PVT情況，CLK_data信號(hào)和數(shù)字?jǐn)?shù)據(jù)之間的相位關(guān)系是固定的和最佳的。然而，由于DAC 104內(nèi)部的輸出緩沖器118可減小數(shù)據(jù)接口的時(shí)序裕量(timing margin)，最佳時(shí)序點(diǎn)可隨PVT變化而變化。一般來(lái)說(shuō)，電路102內(nèi)部的DCM電路122具有相對(duì)大的抖動(dòng)。電路102的輸出線(xiàn) (output line)也往往具有相對(duì)大的偏移。結(jié)果，由于抖動(dòng)和偏移，此方法往往遭受減小的時(shí)序裕量。另外，此方法可能需要手動(dòng)調(diào)節(jié)導(dǎo)線(xiàn)150的長(zhǎng)度M+L以獲得合適的時(shí)序。

發(fā)明內(nèi)容
一種系統(tǒng)包括第一電路，所述第一電路包括基于第一時(shí)鐘信號(hào)傳送數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)傳送電路。同步發(fā)生器基于第一時(shí)鐘信號(hào)輸出同步信號(hào)。數(shù)模轉(zhuǎn)換電路包括基于第二時(shí)鐘信號(hào)鎖存數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)接收電路。數(shù)模轉(zhuǎn)換器的核心接收數(shù)據(jù)接收電路的輸出。延遲鎖相環(huán)電路基于第二時(shí)鐘信號(hào)和同步信號(hào)決定延遲并基于第二時(shí)鐘和延遲將第一時(shí)鐘信號(hào)輸出給第一電路。在其它特點(diǎn)中，時(shí)鐘分頻器接收第三時(shí)鐘信號(hào)并輸出第二時(shí)鐘信號(hào)。延遲鎖相環(huán)電路包括同相位/積分(I/Q，in-phase/quadrature)時(shí)鐘生成器，所述I/Q時(shí)鐘生成器接收第二時(shí)鐘信號(hào)并產(chǎn)生I和Q信號(hào)。相位探測(cè)器接收同步信號(hào)和第二時(shí)鐘信號(hào)并產(chǎn)生上和下信號(hào)(up and down signals)。環(huán)路濾波器接收上和下信號(hào)。同步信號(hào)包括偽隨機(jī)位 (pseudo random bit)。相位插值器基于I和Q信號(hào)及環(huán)路濾波器的輸出產(chǎn)生第四時(shí)鐘信號(hào)。時(shí)鐘分頻器接收第四時(shí)鐘信號(hào)并輸出第一時(shí)鐘信號(hào)。在其它特點(diǎn)中，線(xiàn)性相位探測(cè)器接收同步信號(hào)和第二時(shí)鐘信號(hào)。電荷泵與線(xiàn)性相位探測(cè)器的輸出通信。濾波器接收電荷泵的輸出。同步信號(hào)包括周期信號(hào)。壓控延遲線(xiàn)基于第二時(shí)鐘和濾波器輸出產(chǎn)生第四時(shí)鐘信號(hào)。時(shí)鐘分頻器接收第四時(shí)鐘信號(hào)并輸出第一時(shí)鐘信號(hào)。在其它特點(diǎn)中，第一電路作為第一積分電路實(shí)現(xiàn)而接收電路作為第二積分電路實(shí)現(xiàn)。第一積分電路和第二積分電路以間隔關(guān)系通過(guò)導(dǎo)線(xiàn)連接安裝在印制電路板上。在其它特點(diǎn)中，第一電路包括專(zhuān)用集成電路(ASIC)和現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA) 中的一個(gè)。數(shù)據(jù)傳送電路包括串行器而數(shù)據(jù)接收電路包括復(fù)用器。一種系統(tǒng)包括一傳送電路。所述傳送電路包括基于第一時(shí)鐘信號(hào)輸出數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)傳送電路。同步發(fā)生器基于第一時(shí)鐘信號(hào)輸出同步信號(hào)。接收電路包括基于第二時(shí)鐘信號(hào)鎖存數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)接收電路。接收器包括基于第二時(shí)鐘信號(hào)和同步信號(hào)之間的相位差決定延遲的延遲鎖相環(huán)電路，所述延遲鎖相環(huán)電路基于第二時(shí)鐘信號(hào)和延遲輸出第一時(shí)鐘信號(hào)給第一電路。一種方法，包括基于第一時(shí)鐘信號(hào)從第一電路輸出數(shù)字?jǐn)?shù)據(jù)；基于第一時(shí)鐘信號(hào)從第一電路輸出同步信號(hào)；基于第二時(shí)鐘信號(hào)在第二電路鎖存數(shù)字?jǐn)?shù)據(jù)；基于第二時(shí)鐘信號(hào)與同步信號(hào)之間的相位差在第二電路采用延遲鎖相環(huán)決定延遲；基于第二時(shí)鐘信號(hào)和延遲將第一時(shí)鐘信號(hào)從第二電路輸出至第一電路。本發(fā)明更多可應(yīng)用的范圍將由于以下提供的具體實(shí)施方式
變得顯而易見(jiàn)。應(yīng)當(dāng)了解的是，具體實(shí)施方式
和具體的實(shí)施例僅意欲用作描述，并不意圖限制本發(fā)明的范圍。


本發(fā)明將由于具體實(shí)施方式
和附圖得到更全面的理解，其中 圖1是現(xiàn)有技術(shù)典型的數(shù)模轉(zhuǎn)換器數(shù)據(jù)接口的原理框圖2描述了圖1電路的時(shí)鐘信號(hào)的時(shí)序； 圖3是現(xiàn)有技術(shù)另一典型的數(shù)模轉(zhuǎn)換器數(shù)據(jù)接口的原理框圖； 圖4是現(xiàn)有技術(shù)另一典型的數(shù)模轉(zhuǎn)換器數(shù)據(jù)接口的原理框圖； 圖5描述了圖3電路的時(shí)鐘信號(hào)的時(shí)序； 圖6A和6B是本發(fā)明數(shù)模轉(zhuǎn)換器典型的數(shù)據(jù)接口的原理框圖； 圖7描述了圖6電路的時(shí)鐘信號(hào)的時(shí)序； 圖8A和8B是典型的延遲鎖相環(huán)電路的原理框圖；及圖9是本發(fā)明模數(shù)轉(zhuǎn)換器數(shù)據(jù)接口的原理框圖。
具體實(shí)施例方式以下描述本質(zhì)上僅為示例且絕非意圖限制其公開(kāi)、應(yīng)用，或使用。為了表述清晰， 附圖中將采用相同的附圖標(biāo)記以辨別相似的元件。這里所用的短語(yǔ)A、B和C中的至少一個(gè)應(yīng)解釋為意指邏輯的(A或B或C)，采用非唯一的邏輯或。應(yīng)理解的是，方法中的步驟在不改變本發(fā)明原理的情況下可以以不同順序執(zhí)行。本發(fā)明涉及傳送電路和接收電路之間的數(shù)據(jù)接口，所述傳送電路傳送數(shù)字?jǐn)?shù)據(jù)給接收電路。本發(fā)明將在數(shù)模轉(zhuǎn)換器(DACs)和模數(shù)轉(zhuǎn)換器(ADCs)的背景中描述，本領(lǐng)域技術(shù)人員將理解，本發(fā)明適用于其他類(lèi)型的數(shù)據(jù)傳送器和接收電路的數(shù)據(jù)接口。在非常高的水平下，接收電路產(chǎn)生傳送電路使用的時(shí)鐘信號(hào)以發(fā)送數(shù)據(jù)。傳遞電路產(chǎn)生SYNC信號(hào)，與接收電路相聯(lián)系的延遲鎖相環(huán)電路使用SYNC信號(hào)調(diào)節(jié)時(shí)鐘信號(hào)。在一些實(shí)現(xiàn)中，根據(jù)本發(fā)明的數(shù)據(jù)接口采用延遲鎖相環(huán)(DLL)電路使CLK_data信號(hào)和數(shù)字?jǐn)?shù)據(jù)信號(hào)同步。數(shù)據(jù)接口減少了 DATACLK信號(hào)和數(shù)字?jǐn)?shù)據(jù)抖動(dòng)、溫度變化、半導(dǎo)體制造工藝變化及電源變化的影響。數(shù)據(jù)接口使有效數(shù)據(jù)窗口最大化，放松了對(duì)FPGA、ASIC 或其它電路及內(nèi)部DCM (Digital Clock Management，數(shù)字時(shí)鐘管理)的速度等級(jí)要求，并消除了手動(dòng)調(diào)節(jié)的需要。DLL電路迫使輸入數(shù)據(jù)追蹤參考時(shí)鐘，參考時(shí)鐘為CLK_data信號(hào)。帶DLL電路的數(shù)據(jù)接口的操作的完成部分是通過(guò)采用內(nèi)部DAC數(shù)據(jù)鎖存時(shí)鐘作為參考時(shí)鐘，通過(guò)輸出時(shí)序可調(diào)節(jié)數(shù)據(jù)時(shí)鐘給傳送電路作為輸入數(shù)據(jù)時(shí)鐘，通過(guò)接收與DAC 數(shù)字?jǐn)?shù)據(jù)時(shí)序相同的偽隨機(jī)位序列(SYNC信號(hào))，及通過(guò)將SYNC信號(hào)鎖存至DLL參考時(shí)鐘， 所述DLL參考時(shí)鐘與DAC數(shù)據(jù)鎖存時(shí)鐘是相同的時(shí)鐘。本發(fā)明數(shù)據(jù)接口也往往因幾個(gè)原因放松對(duì)傳送電路的要求。由于DAC DLL電路具有低抖動(dòng)性能，傳送電路大的偏移消耗的時(shí)序裕量通過(guò)DAC DLL電路得到部分補(bǔ)償。本發(fā)明數(shù)據(jù)接口可調(diào)節(jié)來(lái)自與DAC數(shù)據(jù)鎖存時(shí)鐘相對(duì)的電路的數(shù)字?jǐn)?shù)據(jù)的時(shí)序，使得數(shù)字?jǐn)?shù)據(jù)可不考慮由于PVT的變化而被鎖存在所需的時(shí)序點(diǎn)上。因此，本發(fā)明數(shù)據(jù)接口可用在高速 DAC 中?，F(xiàn)在參照?qǐng)D6A、6B和7，系統(tǒng)200包括傳送電路204及接收電路206。傳送電路 204可包括FPGA、ASIC或其它類(lèi)型的電路。在圖6A中，傳送電路204可包括數(shù)據(jù)傳送電路 212，所述數(shù)據(jù)傳遞電路212通過(guò)緩沖器214輸出數(shù)字?jǐn)?shù)據(jù)。接收電路206的數(shù)據(jù)接收電路218接收數(shù)字?jǐn)?shù)據(jù)。僅作舉例，在圖6B中，盡管可采用其它電路，數(shù)據(jù)傳送電路212可包括輸出數(shù)字?jǐn)?shù)據(jù)的串行電路213。在圖6B中，盡管可采用其它電路，數(shù)據(jù)接收電路218可包含復(fù)用器219。繼續(xù)參照?qǐng)D6A，數(shù)據(jù)接收電路218接收數(shù)字?jǐn)?shù)據(jù)和時(shí)鐘數(shù)據(jù)信號(hào)(CLK_data)。傳送電路204和接收電路206可安裝在印制電路板(PCB)(未顯示)上，所述印制電路板包含有提供連接的導(dǎo)線(xiàn)和/或用互聯(lián)(未顯示)封裝和連接在一起的導(dǎo)線(xiàn)。數(shù)據(jù)接收電路218的輸出傳送給DAC的核心220。DAC的核心220還包括接收DAC時(shí)鐘信號(hào)(CLK_dac)的時(shí)鐘分頻電路224。時(shí)鐘分頻電路2M的輸出提供CLK_data信號(hào)給數(shù)據(jù)接收電路218和延遲鎖相環(huán)(DLL)電路226。DLL電路2 輸出DATACLK信號(hào)給傳送電路204并接收來(lái)自傳送電路204的SYNC 信號(hào)。DATACLK信號(hào)被傳送給緩沖器230。緩沖器230將DATACLK信號(hào)輸出給同步生成器 238和數(shù)據(jù)傳送電路212。在圖6B中，DATACLK信號(hào)也可能輸出給DCM電路234。在圖6A 中，同步生成器238輸出數(shù)字偽隨機(jī)位或周期信號(hào)給緩沖器M0。緩沖器240輸出緩沖的數(shù)字偽隨機(jī)數(shù)據(jù)位作為SYNC信號(hào)給DLL電路226。在使用中，內(nèi)部DAC數(shù)據(jù)時(shí)鐘，CLK_data信號(hào)以不同的方式被使用。根據(jù)本發(fā)明， CLK_data信號(hào)被傳送給傳送電路204作為DATACLK信號(hào)。由接收電路206的DLL電路2 來(lái)管理內(nèi)部DAC時(shí)鐘，CLK_data信號(hào)，和DATACLK信號(hào)之間的關(guān)系。DLL電路2 監(jiān)視SYNC 信號(hào)使得DATACLK信號(hào)得到延遲補(bǔ)償。對(duì)DATACLK信號(hào)的延遲補(bǔ)償使輸入數(shù)據(jù)(在SYNC信號(hào)中)與CLK_data信號(hào)對(duì)齊(align)。典型的CLK_data、DATACLK和SYNC信號(hào)及有效數(shù)據(jù)窗口如圖7所示。接收電路206的DLL電路2 采用CLK_data信號(hào)作為參考時(shí)鐘信號(hào)并采用SYNC 信號(hào)作為反饋信號(hào)。DLL電路2 輸出DATACLK信號(hào)，所述DATACLK信號(hào)具有CLK_data信號(hào)和SYNC信號(hào)對(duì)齊(alignment)的合適對(duì)齊所需的時(shí)序延遲。DLL電路2 需要補(bǔ)償?shù)难舆t包括PCB布線(xiàn)在DATACLK信號(hào)線(xiàn)上引入的延遲、傳送電路204內(nèi)部引入的延遲，和SYN信號(hào)線(xiàn)內(nèi)引入的延遲。所有這些外部電路(DATACLK信號(hào)線(xiàn)、SYNC信號(hào)線(xiàn)和傳送電路204內(nèi)部的延遲)是延遲鎖相環(huán)的一部分。由于來(lái)自傳送電路 204的延遲為延遲鎖相環(huán)的一部分，DLL電路2 將補(bǔ)償PVT延遲的變化。接收電路206外部的延遲典型地未很好地被定義并依賴(lài)傳送電路204的特定細(xì)節(jié)及PCB或封裝設(shè)計(jì)。在一些實(shí)現(xiàn)中，DLL電路2 可能具有相對(duì)大的追蹤范圍?，F(xiàn)在參照?qǐng)D8A，顯示了 DLL電路226的典型實(shí)現(xiàn)。DLL電路226包括同相位/積分(I/Q，in-phase/quadrature)時(shí)鐘生成器308，所述時(shí)鐘生成器308接收CLK_data信號(hào)并輸出I和Q信號(hào)給相位插值器310。DLL電路2 也包括接收CLK_data信號(hào)和SYNC信號(hào)的相位探測(cè)器324。相位探測(cè)器3 基于CLK_data信號(hào)和SYNC信號(hào)之間的關(guān)系產(chǎn)生上和下信號(hào)。在一些實(shí)現(xiàn)中，相位探測(cè)器3 包括亞歷山大相位探測(cè)器(Alexander phase detector)，盡管可使用其它類(lèi)型的相位探測(cè)器。上和下信號(hào)被輸出至環(huán)路濾波器328。環(huán)路濾波器3 的輸出被傳送給相位插值器310。相位插值器310的輸出被輸出給分頻電路 312，所述分頻電路312產(chǎn)生DATACLK信號(hào)。如可預(yù)見(jiàn)，可采用其它類(lèi)型的DLL電路。換句話(huà)說(shuō)，DLL電路保證發(fā)送至傳送電路 204的同步時(shí)鐘(DATACLK信號(hào))為延遲，所述延遲經(jīng)調(diào)節(jié)以使來(lái)自傳送電路204的輸入數(shù)字?jǐn)?shù)據(jù)對(duì)齊DLL電路226的參考時(shí)鐘信號(hào)、CLK_data信號(hào)。 現(xiàn)在參照?qǐng)D8B，當(dāng)同步信號(hào)為周期信號(hào)時(shí)，可采用線(xiàn)性相位探測(cè)器360、電荷泵 362、模擬濾波器364，壓控延遲線(xiàn)366及分頻器368來(lái)調(diào)整相位。 繼續(xù)參照?qǐng)D8A，CLK_data信號(hào)被用來(lái)將來(lái)自傳送電路204的數(shù)字?jǐn)?shù)據(jù)鎖存在數(shù)據(jù)接收電路218內(nèi)。CLK_data信號(hào)也可充當(dāng)DLL電路226的參考時(shí)鐘。CLK_data信號(hào)供給相位探測(cè)器324。DLL包括相位探測(cè)器324、環(huán)路濾波器328、帶有I/Q時(shí)鐘生成器308的相位插值器310、分頻電路312、外部PCB布線(xiàn)(PCB routing)314，及傳送電路204。DLL通過(guò)將來(lái)自傳送電路204的SYNC信號(hào)反饋至相位探測(cè)器3M另一輸入里被閉合。分頻電路312可提供為傳送電路204選擇較低速度的選擇，這樣可降低成本。SYNC 信號(hào)可在傳送電路204內(nèi)部以與所有其它數(shù)字?jǐn)?shù)據(jù)位相同的方式產(chǎn)生。因此，SYNC信號(hào)和 CLK_data信號(hào)之間的時(shí)序關(guān)系將與數(shù)字?jǐn)?shù)據(jù)和CLK_data信號(hào)之間的時(shí)序關(guān)系相同。如果 DLL可使具有所需時(shí)序的SYNC信號(hào)與CLK_data信號(hào)對(duì)齊，那么數(shù)字?jǐn)?shù)據(jù)將以與SYNC信號(hào)相同的方式對(duì)齊CLK_data信號(hào)。DLL采用CLK_data信號(hào)作為參考時(shí)鐘成為相位探測(cè)器324的一個(gè)輸入。相位探測(cè)器3 決定CLK_data信號(hào)和SYNC信號(hào)之間的相位差。環(huán)路濾波器3 將相位誤差過(guò)濾掉?；谙辔徽`差，相位插值器310提供需要的延遲，該延遲改變DATACLK相位使得SYNC 信號(hào)(相位探測(cè)器324的輸入)與CLK_data信號(hào)對(duì)齊。DLL包括相位探測(cè)器324、環(huán)路濾波器3 及安排在接收電路206的相位插值器 310。DLL也包括外部PCB布線(xiàn)和傳送電路204作為DLL的一部分。當(dāng)外部PCB布線(xiàn)和電路作為DLL的一部分，傳送電路204的延遲變化通過(guò)DLL對(duì)傳送電路204的PVT進(jìn)行補(bǔ)償。SYNC信號(hào)可為偽隨機(jī)位，在廣譜范圍傳播數(shù)字噪聲以免引入任何固定模式的假信號(hào)。SYNC信號(hào)也可以采用數(shù)字?jǐn)?shù)據(jù)位作為相位探測(cè)器的反饋?；蛘?，SYNC信號(hào)可為周期信號(hào)。本發(fā)明的數(shù)據(jù)接口也可應(yīng)用于高速ADC與FPGA、ASIC或其它電路之間的數(shù)據(jù)接口。現(xiàn)在參照?qǐng)D9，顯示了數(shù)據(jù)接口的另一實(shí)現(xiàn)。傳送電路400包括模數(shù)轉(zhuǎn)換器(ADC)404和接收電路410如FPGA、ASIC或其它電路。ADC404包括ADC的核心412，所述ADC的核心412 通過(guò)數(shù)據(jù)輸出緩沖器414輸出數(shù)字?jǐn)?shù)據(jù)信號(hào)給接收電路410的輸入寄存器420。接收電路 410包括相位探測(cè)器430。輸入寄存器420和相位探測(cè)器430接收來(lái)自ADC404的DATACLK 信號(hào)。數(shù)據(jù)輸出緩沖器414也產(chǎn)生數(shù)字隨機(jī)數(shù)據(jù)，所述數(shù)字隨機(jī)數(shù)據(jù)被輸入至相位探測(cè)器430。相位探測(cè)器430通過(guò)電路410的環(huán)路濾波器434輸出控制信號(hào)給ADC404的相位插值器438。傳送電路404還包括時(shí)鐘生成器440，所述時(shí)鐘生成器440產(chǎn)生用于ADC的核心 412、數(shù)據(jù)輸出緩沖器414和相位插值器438的CLK_data信號(hào)以及I/Q時(shí)鐘信號(hào)。相位插值器438產(chǎn)生并輸出DATACLK信號(hào)給相位探測(cè)器430和輸入寄存器420。一般來(lái)說(shuō)，DLL電路可在接收電路410內(nèi)部實(shí)現(xiàn)，其中DATACLK信號(hào)從傳送電路 404發(fā)送至接收電路410。DLL電路可調(diào)節(jié)DATACLK的相位以提供接收電路410內(nèi)部的鎖存時(shí)鐘用于鎖存數(shù)據(jù)到接收電路410內(nèi)。SYCN信號(hào)，例如隨機(jī)數(shù)據(jù)位周期信號(hào)可由傳送電路 404發(fā)送作為參考。一般來(lái)說(shuō)，低抖動(dòng)DLLs常作為模擬電路實(shí)現(xiàn)。相位插值器438通過(guò)傳送電路404和相位探測(cè)器430實(shí)現(xiàn)而環(huán)路濾波器434通過(guò)接收電路410實(shí)現(xiàn)。DLL電路采用數(shù)字隨機(jī)數(shù)據(jù)位(或一個(gè)數(shù)據(jù)位)作為參考并采用DATACLK信號(hào)作為相位探測(cè)器430和輸入寄存器 420的反饋時(shí)鐘。DLL通過(guò)環(huán)路控制相位插值器438自動(dòng)調(diào)節(jié)CLK_data信號(hào)，使得對(duì)DLL 環(huán)路和FPGA輸入寄存器的DATACLK信號(hào)與ADC數(shù)字隨機(jī)數(shù)據(jù)對(duì)齊。
本發(fā)明廣闊的教 導(dǎo)可以以多種方式實(shí)現(xiàn)。因此，本發(fā)明包括特定的實(shí)施例，而本發(fā)明真正的范圍不應(yīng)受到限制，因?yàn)槠渌倪M(jìn)相對(duì)于技術(shù)人員在研究附圖、說(shuō)明書(shū)和權(quán)利要求的基礎(chǔ)上將變得顯而易見(jiàn)。
權(quán)利要求
1.一種系統(tǒng)，包括 第一電路，包括基于第一時(shí)鐘信號(hào)傳送數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)傳送電路；和基于所述第一時(shí)鐘信號(hào)輸出同步信號(hào)的同步生成器；及數(shù)模轉(zhuǎn)換電路，包括基于第二時(shí)鐘信號(hào)鎖存數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)接收電路； 接收所述數(shù)據(jù)接收電路輸出的數(shù)模轉(zhuǎn)換器的核心；和基于所述第二時(shí)鐘信號(hào)和所述同步信號(hào)決定延遲的延遲鎖相環(huán)電路，所述延遲鎖相環(huán)電路基于所述第二時(shí)鐘信號(hào)和所述延遲輸出所述第一時(shí)鐘信號(hào)給所述第一電路。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，還包括接收第三時(shí)鐘信號(hào)并輸出所述第二時(shí)鐘信號(hào)的時(shí)鐘分頻器。
3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述延遲鎖相環(huán)電路包括接收所述第二時(shí)鐘信號(hào)并產(chǎn)生I和Q信號(hào)的同相位/積分(I/Q)時(shí)鐘生成器。
4.根據(jù)權(quán)利要求3所述的系統(tǒng)，還包括接收所述同步信號(hào)和所述第二時(shí)鐘信號(hào)并產(chǎn)生上和下信號(hào)的相位探測(cè)器；及接收所述上和下信號(hào)的環(huán)路濾波器， 其中所述同步信號(hào)包括隨機(jī)位；基于所述I和Q信號(hào)及所述環(huán)路濾波器輸出產(chǎn)生第四時(shí)鐘信號(hào)的相位插值器；及接收所述第四時(shí)鐘信號(hào)并輸出所述第一時(shí)鐘信號(hào)的時(shí)鐘分頻器。
5.根據(jù)權(quán)利要求3所述的系統(tǒng)，還包括接收所述同步信號(hào)和所述第二時(shí)鐘的線(xiàn)性相位探測(cè)器； 與所述線(xiàn)性相位探測(cè)器輸出通信的電荷泵； 接收所述電荷泵輸出的濾波器， 其中所述同步信號(hào)包括周期信號(hào)；基于所述第二時(shí)鐘和所述濾波器輸出產(chǎn)生第四時(shí)鐘信號(hào)的壓控延遲線(xiàn)；及接收所述第四時(shí)鐘信號(hào)并輸出所述第一時(shí)鐘信號(hào)的時(shí)鐘分頻器。
6.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中 所述第一電路作為第一積分電路實(shí)現(xiàn)； 所述接收電路作為第二積分電路實(shí)現(xiàn)；及印制電路板(PCB)，其中所述第一積分電路和所述第二積分電路以間隔關(guān)系通過(guò)導(dǎo)線(xiàn)連接安裝在PCB上。
7.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述第一電路包括專(zhuān)用集成電路(ASIC)和現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)中的一個(gè)。
8.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述數(shù)據(jù)傳送電路包括串行器而所述數(shù)據(jù)接收電路包括復(fù)用器。
9.一種系統(tǒng)，包括 數(shù)據(jù)傳送電路，包括基于第一時(shí)鐘信號(hào)輸出數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)傳送電路；及基于第一時(shí)鐘信號(hào)輸出同步信號(hào)的同步生成器；及接收電路，包括基于第二時(shí)鐘信號(hào)鎖存所述數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)接收電路；及基于所述第二時(shí)鐘信號(hào)和所述同步信號(hào)之間的相位差決定延遲的延遲鎖相環(huán)電路，所述延遲鎖相環(huán)電路基于所述第二時(shí)鐘信號(hào)和所述延遲輸出所述第一時(shí)鐘信號(hào)給所述第一電路。
10.根據(jù)權(quán)利要求9所述的系統(tǒng)，還包括接收第三時(shí)鐘信號(hào)并輸出所述第二時(shí)鐘信號(hào)的時(shí)鐘分頻器。
11.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中所述延遲鎖相環(huán)電路包括接收所述第二時(shí)鐘信號(hào)并產(chǎn)生I和Q信號(hào)的同相位/積分(I/Q)時(shí)鐘生成器。
12.根據(jù)權(quán)利要求11所述的系統(tǒng)，還包括接收所述同步信號(hào)和所述第二時(shí)鐘信號(hào)的相位探測(cè)器，所述相位探測(cè)器產(chǎn)生上和下信號(hào)；及接收上和下信號(hào)的環(huán)路濾波器， 其中所述同步信號(hào)包括隨機(jī)位；基于I和Q信號(hào)及所述環(huán)路濾波器輸出產(chǎn)生第四時(shí)鐘信號(hào)的相位插值器；及接收所述第四時(shí)鐘信號(hào)并輸出所述第一時(shí)鐘信號(hào)的時(shí)鐘分頻器。
13.根據(jù)權(quán)利要求11所述的系統(tǒng)，還包括接收所述同步信號(hào)和所述第二時(shí)鐘的線(xiàn)性相位探測(cè)器； 與所述線(xiàn)性相位探測(cè)器輸出通信的電荷泵；及接收所述電荷泵輸出的濾波器， 其中所述同步信號(hào)包括周期信號(hào)；基于所述第二時(shí)鐘信號(hào)和所述濾波器輸出產(chǎn)生第四時(shí)鐘信號(hào)的壓控延遲線(xiàn)；及接收所述第四時(shí)鐘信號(hào)并輸出所述第一時(shí)鐘信號(hào)的時(shí)鐘分頻器。
14.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中 所述第一電路作為第一積分電路實(shí)現(xiàn)； 所述接收電路作為第二積分電路實(shí)現(xiàn)；及印制電路板(PCB)，其中所述第一積分電路和所述第二積分電路以間隔關(guān)系通過(guò)導(dǎo)線(xiàn)連接安裝在PCB上。
15.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中所述第一電路包括專(zhuān)用集成電路(ASIC)和現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)中的一個(gè)。
16.根據(jù)權(quán)利要求9所述的系統(tǒng)，還包括 數(shù)模轉(zhuǎn)換器(DAC)的核心，其中所述數(shù)據(jù)傳送電路包括串行器而所述數(shù)據(jù)接收電路包括復(fù)用器，及其中所述DAC的核心接收所述數(shù)據(jù)接收器的輸出。
17.一種方法，包括基于第一時(shí)鐘信號(hào)從第一電路輸出數(shù)字?jǐn)?shù)據(jù)； 基于所述第一時(shí)鐘信號(hào)從所述第一電路輸出同步信號(hào)； 基于第二時(shí)鐘信號(hào)在第二電路鎖存所述數(shù)字?jǐn)?shù)據(jù)；基于所述第二時(shí)鐘信號(hào)和所述同步信號(hào)之間的相位差采用延遲鎖相環(huán)決定所述第二電路的延遲；及基于所述第二時(shí)鐘信號(hào)和所述延遲將所述第一時(shí)鐘信號(hào)從所述第二電路輸出至所述第一電路。
18.根據(jù)權(quán)利要求17所述的方法，其中所述同步信號(hào)包括隨機(jī)位。
19.根據(jù)權(quán)利要求17所述的方法，還包括采用所述第一電路中的串行電路輸出所述數(shù)字?jǐn)?shù)據(jù)。
20.根據(jù)權(quán)利要求17所述的方法，還包括在所述第二電路采用復(fù)用器接收所述數(shù)字?jǐn)?shù)據(jù)；及將所述數(shù)字?jǐn)?shù)據(jù)從所述復(fù)用器輸出至數(shù)模轉(zhuǎn)換器的核心。
全文摘要
本發(fā)明公開(kāi)了一種系統(tǒng)，包括第一電路，所述第一電路包括基于第一時(shí)鐘信號(hào)傳送數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)傳送電路。同步生成器基于所述第一時(shí)鐘信號(hào)輸出同步信號(hào)。數(shù)模轉(zhuǎn)換電路包括基于第二時(shí)鐘信號(hào)鎖存所述數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)接收電路。數(shù)模轉(zhuǎn)換器的核心接收所述數(shù)據(jù)接收電路的輸出。延遲鎖相環(huán)電路基于所述第二時(shí)鐘信號(hào)和所述同步信號(hào)決定延遲并基于所述第二時(shí)鐘信號(hào)和所述延遲輸出所述第一時(shí)鐘信號(hào)至所述第一電路。
文檔編號(hào)H03K19/0175GK102281053SQ20111015089
公開(kāi)日2011年12月14日 申請(qǐng)日期2011年6月7日 優(yōu)先權(quán)日2010年6月4日
發(fā)明者吳淼辰, 布萊恩·L·德拉克羅斯 申請(qǐng)人:馬克西姆綜合產(chǎn)品公司