專利名稱：基于前饋的脈寬縮減延遲線的制作方法
技術領域：
本發(fā)明涉及電子電路，包括具有多個級的級聯(lián)的數(shù)字延遲線，數(shù)字延遲線配置為修改沿級聯(lián)向下傳播的脈沖的寬度。
背景技術：
延遲線是公知的組件，并被用于例如延遲鎖定環(huán)(DLL)和時間數(shù)字轉換器(TDC) 中。DLL典型地用于產(chǎn)生時移時鐘。TDC是測量兩個時鐘信號之間的時間差的關鍵模塊。特別地，TDC是數(shù)字PLL的關鍵模塊，例如在數(shù)千赫茲無線電應用中需要的關鍵模塊。數(shù)字延遲線通常制造成CMOS反相器級的級聯(lián)。二進值信號從級聯(lián)的輸入傳播到級聯(lián)的輸出，并且每個級以特定的時間量延遲信號沿的發(fā)生。在TDC中，所使用的數(shù)字延遲線典型是一種當脈沖沿著級聯(lián)傳播時改變信號的脈寬的類型。這種延遲線具有級的級聯(lián)，每個級為脈沖沿之一(例如上升沿)的傳播實現(xiàn)比另一脈沖沿(例如下降沿)長的延遲。這種配置在每級以更大的程度來縮減或加寬信號脈沖的寬度。級實現(xiàn)為例如串聯(lián)布置的一對CMOS反相器。例如已知的脈寬縮減延遲線可見于，例如Tisa S, Lotito A, Giudice A&Zappa F(2003) "Monolithic time-to-digital converter with 20ps resolution，，；Proc. European Solid-State Circuits Conference, ESSCIRC' 03，Estoril, Portugal, pp. 465-468。存在多種獲得縮減或加寬脈沖寬度的方法。一種方法是為不同級選擇晶體管的尺寸比率，以便確定下降沿以及上升沿的傳播速度。例如，如果級聯(lián)中的第i個反相器的P型場效應晶體管(FET)的寬度由Wpi表示并且第i個反相器的η型FET的寬度為Wni，那么如果比率Wp(i+1)/Wn(i+1)小于比率Wp(i)/Wn(i)，則縮減發(fā)生在反相器ω的輸入和反相器α+1)的輸出之間。另一方法是偏置每級中一個或多個晶體管的柵極。更多信息可見于，例如，US專利 6，288，587。

發(fā)明內容
本發(fā)明人建議了脈寬縮減延遲線(即修改信號的脈沖寬度的延遲線)，脈寬縮減延遲線配置為使能獲得比傳統(tǒng)的脈寬縮減延遲線高的時間分辨率。即是，本發(fā)明的延遲線可以配置為以更短的延遲來操作。為此，本發(fā)明人建議了電子電路，包括具有多個級的級聯(lián)的數(shù)字延遲線。每個特定級具有輸入、輸出及在輸入和輸出之間的主路徑。主路徑具有通過中間節(jié)點串聯(lián)連接的第一反相器和第二反相器。每個特定級具有在輸入和級聯(lián)中的下游級的中間節(jié)點之間的第三反相器。每個特定級具有在中間節(jié)點和下游級的輸出之間的第四反相器。本發(fā)明電路中所級聯(lián)的主路徑有效地代表了現(xiàn)有技術中已知的改變脈沖寬度的配置，例如，使用以上提及的適當比率的晶體管寬度。第三和第四反相器實現(xiàn)前饋機制，前饋機制服務于給特定級下游的相關反相器的輸入預充電，進而加速脈沖沿級聯(lián)向下傳播。 應注意，前饋路徑連接延遲線中的節(jié)點，所述節(jié)點在功能上分隔奇數(shù)個反相操作。
在根據(jù)本發(fā)明電路的另一實施例中，第一反相器由第一晶體管構成，第一晶體管的主溝道連接在第一電源電壓和中間節(jié)點之間，并且第一反相器的控制電極連接到輸入。 第二反相器由第二晶體管構成，第二晶體管的主溝道連接在輸出和第二電源電壓之間，并且第二晶體管的控制電極連接到中間節(jié)點。第三反相器由第三晶體管構成，第三晶體管的主溝道連接在第二電源電壓和下游級的中間節(jié)點之間，并且第三晶體管的控制電極連接到輸入。第四反相器由第四晶體管構成，第四晶體管的主溝道連接在第一電源電壓和下游級輸出之間，并且第四晶體管的控制電極連接到中間節(jié)點。在這個實施例中，由于僅保持前饋晶體管幫助快速傳播第一極性的脈沖沿，對該脈沖沿給出了減少的傳播時間。其它極性的沿僅通過主路徑傳播，并且不經(jīng)歷前饋操作。本發(fā)明人已經(jīng)發(fā)現(xiàn)即使當以上實施例中的反相器中的晶體管貫穿級聯(lián)具有相等尺寸或寬度時，也會在脈沖沿著級聯(lián)傳播期間發(fā)生脈寬修正。這個實施例的優(yōu)點在于設計和布局簡單化，并且對于脈寬縮減配置，這個實施例提供了縮減延遲對傳播延遲的最優(yōu)比率。優(yōu)選的是傳播延遲低，因為這會減少例如本發(fā)明的TDC實施例的轉換時間，所以可以在輸出處較早地獲得數(shù)字信息；因為與延遲動作相關的時間不確定性或多或少與傳播延遲成比例，所以噪聲水平是較低的。因此，對于特定的縮減延遲，優(yōu)選的是具有最低的傳播延遲。 此外，這個實施例的優(yōu)點在于布局小于當使用完備(full-fledged)反相器時候的布局，并且優(yōu)點在于每個反相器的負載是最小化的，從而也導致了傳播延遲的進一步減小。結果在更短的時間周期內獲得了更好的分辨率。以上實施例涉及單側脈寬縮減延遲線。同樣的原理可以應用到不同的脈寬縮減延遲線中。前饋路徑應當以類似方式連接在節(jié)點之間，所述節(jié)點在功能上分隔奇數(shù)個反相操作。更具體地，本發(fā)明還涉及電子電路，包括數(shù)字延遲線，數(shù)字延遲線具有被配置為修改沿級聯(lián)向下傳播的脈沖的寬度的多個級的級聯(lián)。每個特定級具有第一輸入、第二輸入、第一輸出和第二輸出、在第一輸入和第一輸出之間的第一反相器，以及在第二輸入和第二輸出之間的第二反相器。每個特定級具有第一輸出，第一輸出連接到級聯(lián)中的下游相鄰級的第二輸入；以及第二輸出，第二輸出連接到相鄰級的第一輸入。每個特定級具有第五反相器，連接在第一輸入和級聯(lián)中的下游級的第一輸入之間，以及第六反相器，連接在第二輸入和下游級的第二輸入之間。下游級和特定級通過奇數(shù)數(shù)量的其它級連接。這個原因將在下文解釋。前饋路徑在由前饋路徑的反相器橋接的主路徑的節(jié)點之間實現(xiàn)了單個反相操作。級聯(lián)的主路徑由成對的反相器構成，成對的反相器在后續(xù)的級之間交叉連接。在任意時刻獲得的主路徑中相關節(jié)點的邏輯狀態(tài)的快照顯示出由前饋路徑橋接的節(jié)點在脈沖轉換(transition)之間呈現(xiàn)互補邏輯狀態(tài)(例如，一個高并且另一個低)。由特定上游節(jié)點處的轉換驅動的前饋路徑加速了下游節(jié)點的互補轉換。為了完整，延遲線中的前饋機制在US 2007/0047689的圖10，11的描述中提及。但是，延遲線并不是當脈沖沿著延遲線向下傳播時修改信號的脈沖寬度的類型，并且沒有詳細描述特定的連接。


以示例的方式并且參考附圖來進一步詳細地描述本發(fā)明，其中
圖1為本發(fā)明中脈寬縮減延遲線實施例的框圖；圖2為示出了圖1中沿著延遲線向下傳播的正脈沖的縮減的示意圖；圖3為本發(fā)明中脈寬縮減延遲線的另一實施例的示意圖；圖4和5為圖1中延遲線的晶體管實現(xiàn)方式的示意圖；以及圖6和7為本發(fā)明中不同類型的脈寬縮減延遲線的示意圖。貫穿所有圖，以相同的附圖標記表示相似或相應特征。
具體實施例圖1為示出了具有多個級的級聯(lián)的數(shù)字脈寬縮減延遲線的電子電路100的示意圖。為清楚起見，僅示出級102和104。級102具有第一輸入106和第一輸出108，以及在第一輸入106和第一輸出108之間的主路徑。主路徑具有通過中間節(jié)點114串聯(lián)連接的第一反相器110和第二反相器112。級104具有第一輸入116和第一輸出118，以及在第一輸入116和第一輸出118之間的主路徑。主路徑具有通過中間節(jié)點124串聯(lián)連接的第一反相器120和第二反相器122。每個級102將相關第一輸入處的脈沖的上升沿和下降沿傳播到相關輸出。級102具有第二輸出126，以及在第一輸入106和第二輸出1 之間的第三反相器 128，第三輸出130，以及在中間節(jié)點114和第三輸出130之間的第四反相器132 ；連接到中間節(jié)點114的第二輸入134 ；以及連接到第一輸出108的第三輸入136。同樣地，級104具有第二輸出138，以及在第一輸入116和第二輸出138之間的第三反相器140 ；第三輸出 142，以及在中間節(jié)點IM和第三輸出142之間的第四反相器144 ；連接到中間節(jié)點124的第二輸入146 ；以及連接到第一輸出118的第三輸入148。級104具有第一輸入116，連接到前一級102的第一輸出108 ；第二輸入146，連接到前一級102的第二輸出126 ；以及第三輸入148，連接到前一級102的第三輸出130。如果反相器以不同的延遲傳播脈沖的上升沿和脈沖的下降沿，那么由反相器110， 112，120，122形成的級聯(lián)的主路徑代表了現(xiàn)有技術中已知的改變脈寬的配置。這是例如由以上提及的不同反相器偏置或者每級中相鄰反相器的不同尺寸比在傳統(tǒng)縮減延遲線中引起的。在本發(fā)明中使用的附加的反相器1 和132實現(xiàn)了前饋機制。反相器1 用于對中間節(jié)點1 預充電，中間節(jié)點IM為反相器122的輸入；并且反相器132用于對級104之后的級(未示出)的第一輸入預充電。預充電導致信號脈沖的轉換(即上升沿和下降沿)被加速，加速的結果導致當脈沖沿著級聯(lián)向下傳播時的脈沖寬度的縮減。圖2為示出了電路100的操作的示意圖200。假設級102和104構成較長延遲線的部分，其中較長延遲線的其它級未示出。輸入106處的脈沖202由級102修改為輸出108 處的脈沖204。脈沖204出現(xiàn)在輸入116處，并且由級104修改為輸出118處的脈沖206。 因為脈沖202的沿被前饋到級104，級104導致脈沖204的沿經(jīng)歷比沒有使用前饋路徑時更短的時間位移。結果脈沖206的寬度變得比脈沖204的寬度小。應注意與傳統(tǒng)的脈寬縮減延遲線相比，貫穿本發(fā)明，從使用相同的偏置或者相同的尺寸比率的意義上來說，本發(fā)明中反相器110，112，120，122是一致的。在本發(fā)明中，縮減操作由實現(xiàn)前饋路徑的反相器128， 132，140，144 執(zhí)行。圖3為示出了關于本發(fā)明主題的變型的電路300的示意圖。在電路100中，附加反相器128，132，140和144位于到緊跟著容納附加反相器的級的級的前饋路徑中。在電路 300中，前饋路徑將特定級連接到并非緊跟著特定級的更下游的級。更特別地，電路300包括具有多個級的聯(lián)級的脈寬縮減延遲線，多個級中僅示出了級302，304，306，308和310。延遲線的主路徑由級聯(lián)的模塊312，314，316，318和320構成，每個級均包括串聯(lián)布置的反相器(為了不混淆而未示出)。電路300包括附加的反相器 332，324，326，328，330，332，334，336和338以構成級302到310之間的前饋路徑。應注意前饋路徑將一級連接到位于級聯(lián)下游的下一級，并跳過了中間的一級。例如，級302中的附加的反相器322和3 連接到級306，跳過了級304。替換跳躍單一級，可設計前饋路徑跳過多于一級的脈寬縮減延遲線。圖4是以上討論的由例如在CMOS中的場效應晶體管(FET)創(chuàng)建的電路100中級 102和104的晶體管實現(xiàn)400。傳統(tǒng)上，通過連接在第一電源電壓(此處VDD)和第二電源電壓(此處信號地)之間串聯(lián)連接的PFET和NFET的主電流溝道構成CMOS反相器。PFET 和NFET的控制電極相連并且構成反相器的輸入。反相器的輸出由主溝道之間的節(jié)點構成。 實現(xiàn)400引起負脈沖縮減輸入脈沖的上升沿傳播比輸入脈沖的下降沿快。在實現(xiàn)400中， 電路100中的每個反相器110，112，128和132減少到單個晶體管(PFET或者NFET)，并且僅保留有助于減少信號上升沿的傳播延遲的晶體管。圖3中的晶體管與電路100中相應的反相器具有相同的附圖標記。在這個例子中晶體管110和132為PET，晶體管1 和112為 NFET0因為每個節(jié)點上的負載是最小化的，所以與具有完備的雙FET反相器的實現(xiàn)相比，可進一步減少傳播延遲。圖5為上述討論的由FET創(chuàng)建的電路100中，級102和104的另一種晶體管實現(xiàn) 500。在某種意義上，實現(xiàn)500為實現(xiàn)400的鏡像。實現(xiàn)500可操作來引起正脈沖的縮減 輸入脈沖的下降沿傳播比輸入脈沖的上升沿快。本發(fā)明人實現(xiàn)了用于這樣的級聯(lián)級的縮減脈寬延遲線的仿真，該級聯(lián)級具有兩個傳統(tǒng)CMOS反相器的串聯(lián)連接；本發(fā)明人還實現(xiàn)了用于這樣的級聯(lián)級的縮減脈寬延遲線的仿真，該級聯(lián)級配置為實現(xiàn)300，實現(xiàn)300在65nm的CMOS工藝中制造，用于電源電壓1. 2V, 溫度為47攝氏度。目標縮減延遲At設置為lOpsdO—11秒)。發(fā)現(xiàn)每級的上升沿的延遲 TPh對傳統(tǒng)級是33ps而對本發(fā)明是19ps。發(fā)現(xiàn)每級的下降沿的延遲對傳統(tǒng)級是43ps 而對本發(fā)明是^ps。因此與傳統(tǒng)的方法相比，本發(fā)明提供了更短的每級延遲，更低的電能消耗以及對使用的晶體管大小的更低的操作敏感性。在以上的實施例中，級聯(lián)的級使用反相器。應清楚其它的邏輯門可以用來實現(xiàn)反相操作，例如或非門或與非門?？梢栽诨蚍情T或與非門的一個輸入上施加偏置，以便在功能上實現(xiàn)反相器，或者使用附加的輸入端子及施加控制信號來控制沿著級聯(lián)向下傳播的脈沖。圖6以具有級聯(lián)的多個級的偽微分延遲線600的形式給出了本發(fā)明的另一實施例，僅示出了級聯(lián)的級602，604和606。經(jīng)過級602，604和606的主路徑由級602中的第一反相器606和第二反相器608、級604中的第一反相器610和第二反相器612以及級606 中的第一反相器614和第二反相器616構成。延遲線600的主路徑與現(xiàn)有技術中已知的偽微分延遲線相似。即是，相關反相器中的晶體管的尺寸被適當?shù)卣{節(jié)，以使得當脈沖沿著級聯(lián)向下傳播時經(jīng)歷縮減操作。延遲線600包括根據(jù)本發(fā)明的前饋路徑以預充電級聯(lián)中的其他下游節(jié)點。配置如下。每個特定級602，604和606分別具有第一輸入601，605和609 ；分別有第二輸入603， 607和611 ；分別有第一輸出613，617和621 ；以及分別有第二輸出615，619和623。第一反相器606，610和614連接在它們各自級的第一輸入和第一輸出之間。第二反相器608、612 和616連接在它們各自級的第二輸入和第二輸出之間。每個級(例如級604)具有連接到級聯(lián)中的下游的相鄰級的第二輸入(這里為級606的輸入611)的第一輸出(這里為輸出 617)。每個級(例如604)具有連接到相鄰級的第一輸入(這里為級606的輸入609)的第二輸出(這里為輸出619)。級602，604和606中的每個特定級分別具有連接在特定級的第一輸入和級聯(lián)中的下游級的第一輸入之間的第三反相器618，622和626。級602，604和 606中的每個特定級分別具有連接在特定級的第二輸入和級聯(lián)中的下游級的第二輸入之間的第四反相器620,6 和626?？傊鏀?shù)數(shù)量的級連接在特定級和下游級之間。在示出的例子中，單個級(例如級604)連接在經(jīng)前饋路徑連接的級(這里為級602和606)之間。在延遲線600中的反相器可以由全CMOS反相器實現(xiàn)，每個全CMOS反相器具有 P-EFT和N-FET，其中P-EFT和N-FET的主溝道串聯(lián)連接在電源電壓之間。圖7為延遲線600的實現(xiàn)700的示意圖，其中全反相器被與以上參考圖4和5討論的實施例相似的單個晶體管代替。通過省略一半的晶體管以最少的傳播時間獲得了最好的縮減能力在示出的例子中，在主路徑中僅保留N-FET晶體管，以及在前饋路徑中保留 P-FET0在圖7中，由與圖6的圖表中的反相器的相同附圖標記來表示每個晶體管，這些晶體管實現(xiàn)反相器的操作。有益效果與參考圖4和5討論的例子相似。類似地，在圖7的示意圖中，可以通過用P-FET替代N-FET并且改變電源電壓的極性來獲得延遲線700的操作的變型，反之亦然。
權利要求
1.一種電子電路，包括數(shù)字延遲線，所述數(shù)字延遲線具有多個級的級聯(lián)，所述數(shù)字延遲線配置為修改沿級聯(lián)向下傳播的脈沖的寬度，其中-每個特定級具有輸入、輸出、以及在輸入和輸出之間的主路徑； -主路徑具有通過中間節(jié)點串聯(lián)連接的第一反相器和第二反相器； -每個特定級具有第三反相器，所述第三反相器連接在輸入和級聯(lián)中的下游級的中間節(jié)點之間；-每個特定級具有第四反相器，所述第四反相器連接在該特定級的中間節(jié)點和下游級的輸出之間。
2.如權利要求1所述的電路，其中，下游級與特定級相鄰。
3.如權利要求1所述的電路，其中-第一反相器由第一晶體管構成，第一晶體管的主溝道連接在第一電源電壓和中間節(jié)點之間，并且第一晶體管的控制電極連接到輸入；-第二反相器由第二晶體管構成，第二晶體管的主溝道連接在輸出和第二電源電壓之間，并且第二晶體管的控制電極連接到中間節(jié)點；-第三反相器由第三晶體管構成，第三晶體管的主溝道連接在下游級的中間節(jié)點和第二電源電壓之間，并且第三晶體管的控制電極連接到輸入；-第四反相器由第四晶體管構成，第四晶體管的主溝道連接在第一電源電壓和下游級的輸出之間，并且第四晶體管的控制電極連接到中間節(jié)點。
4.如權利要求3所述的電路，其中第一、第二、第三和第四晶體管具有相等的寬度。
5.一種電子電路，包括數(shù)字延遲線，所述數(shù)字延遲線具有多個級的級聯(lián)，所述數(shù)字延遲線配置為修改沿級聯(lián)向下傳播的脈沖的寬度，其中-每個特定級具有第一輸入、第二輸入、第一輸出和第二輸出、在第一輸入和第一輸出之間的第一反相器、以及在第二輸入和第二輸出之間的第二反相器；-每個特定級的第一輸出連接到級聯(lián)中的下游相鄰級的第二輸入，并且每個特定級的第二輸出連接到相鄰級的第一輸入；-每個特定級具有第三反相器和第四反相器，所述第三反相器連接在第一輸入和級聯(lián)中下游級的第一輸入之間，所述第四反相器連接在第二輸入和下游級的第二輸入之間；以及-在下游級和特定級之間連接有奇數(shù)數(shù)目的其它級。
6.如權利要求5所述的電路，其中奇數(shù)數(shù)目是1。
7.如權利要求5所述的電路，其中-第一反相器由第一晶體管構成，第一晶體管的主溝道連接在第一電源電壓和第一輸出之間，并且第一晶體管的控制電極連接到第一輸入；-第二反相器由第二晶體管構成，第二晶體管的主溝道連接在第一電源電壓和第二輸出之間，并且第二晶體管的控制電極連接到第一輸入；-第三反相器由第三晶體管構成，第三晶體管的主溝道連接在第二電源電壓和下游級的第一輸出之間，并且第三晶體管的控制電極連接到第一輸入；-第四反相器由第四晶體管構成，第四晶體管的主溝道連接在第二電源電壓和下游級的第二輸出之間，并且第四晶體管的控制電極連接到第二輸入。
8.如權利要求7所述的電路，其中，第一、第二、第三和第四晶體管具有相等的寬度。
全文摘要
脈寬縮減數(shù)字延遲線(400)具有用于修改沿級聯(lián)(106到118)向下傳播的脈沖的寬度的多個級(102，104)的級聯(lián)。每個特定級具有輸入(106，116)、輸出(108，118)和在該輸入和該輸出之間的主路徑(110，112，120，122)。該主路徑具有通過中間節(jié)點(114，124)串聯(lián)連接的第一反相器(110，120)和第二反相器(112，122)。每個特定級具有第三反相器(128，140)，連接在所述輸入和級聯(lián)(102，104)中的下游級的中間節(jié)點之間；并且還具有第四反相器(132，144)，連接在該特定級的中間節(jié)點(節(jié)點114，級102；節(jié)點124，級104)和下游級(級104)的輸出(118，級104)之間。
文檔編號H03K5/159GK102318190SQ201080007772
公開日2012年1月11日 申請日期2010年2月16日 優(yōu)先權日2009年2月17日
發(fā)明者丹尼斯·克雷斯波, 伊夫·迪富爾, 赫夫·馬里耶 申請人:Nxp股份有限公司