專利名稱：一種基于帶權(quán)重延遲鏈的數(shù)字50%占空比調(diào)節(jié)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明用于集成電路設(shè)計領(lǐng)域，用于將占空比偏離50%的時鐘信號調(diào)整至50%占 空比。具體涉及一種帶權(quán)重延遲鏈，可以更快更精確的將時鐘信號的占空比調(diào)節(jié)至50%。
背景技術(shù)：
某些集成電路對時鐘的占空比有較高的要求，要求占空比接近50%，但鎖相環(huán)等時 鐘產(chǎn)生電路所生成的時鐘信號的占空比往往不能精確等于50%，或者時鐘信號經(jīng)過不對稱 時鐘Buffer后導(dǎo)致占空比偏離50%，這樣便需要專門的占空比調(diào)節(jié)電路將時鐘信號的占空 比調(diào)節(jié)至50%附近。占空比調(diào)節(jié)電路主要分為兩大類，一類是模擬的調(diào)節(jié)方式，一類是數(shù)字的調(diào)節(jié)方 式。模擬方式的占空比調(diào)節(jié)電路精度高，但是模擬的實現(xiàn)方式基本上都含有電荷泵和濾波 電容，所以模擬調(diào)節(jié)方式具有調(diào)節(jié)時間慢、版圖面積大等缺點。數(shù)字的調(diào)節(jié)方式和模擬的調(diào) 節(jié)方式相比，調(diào)節(jié)時間大大縮短，具有快速響應(yīng)的特點，同時由于數(shù)字調(diào)節(jié)方式不需要較大 的濾波電容，版圖面積比模擬調(diào)節(jié)方式要小。但目前的數(shù)字占空比調(diào)節(jié)電路的調(diào)節(jié)精度和 調(diào)節(jié)范圍存在折中問題，很難同時滿足。本發(fā)明公開的基于帶權(quán)重延遲鏈技術(shù)的占空比調(diào) 節(jié)電路可以在保持高調(diào)節(jié)精度的前提下達到寬的調(diào)節(jié)范圍。

發(fā)明內(nèi)容
數(shù)字占空比調(diào)節(jié)電路的調(diào)節(jié)精度取決于延遲鏈的最小可調(diào)節(jié)單元，調(diào)節(jié)能力取決 于延遲鏈的最大可調(diào)節(jié)范圍，但目前的數(shù)字占空比調(diào)節(jié)電路的延遲鏈都是采取等步長調(diào)節(jié) 方式，即N個相同的最小可調(diào)節(jié)單元串聯(lián)，如果要提高調(diào)節(jié)精度，則必須將最小可調(diào)節(jié)單元 做小，這便影響了最大可調(diào)節(jié)范圍，如果將最大可調(diào)節(jié)范圍做大，則必然會影響調(diào)節(jié)精度。為解決上述問題，本發(fā)明公開了一種基于帶權(quán)重延遲鏈的數(shù)字占空比調(diào)節(jié)電路， 本發(fā)明的主要特點在于
1、利用帶權(quán)重的延遲鏈可以兼顧調(diào)節(jié)范圍和調(diào)節(jié)精度兩個性能指標(biāo)；
2、可以更速的達到輸出時鐘50%占空比的鎖定狀態(tài)。


圖1基于帶權(quán)重延遲鏈的快速高精度數(shù)字50%占空比調(diào)節(jié)電路總體結(jié)構(gòu)圖； 圖2本發(fā)明的調(diào)節(jié)波形示意圖3帶權(quán)重延遲鏈?zhǔn)疽鈭D； 圖4使用本發(fā)明公開的占空比調(diào)節(jié)波形結(jié)果圖。
具體實施例方式以下結(jié)合附圖，詳細說明發(fā)明公開的一種基于帶權(quán)重延遲鏈的快速高精度數(shù)字 50%占空比調(diào)節(jié)電路的結(jié)構(gòu)和工作過程。
3
如圖1所示，本發(fā)明公開的一種基于帶權(quán)重延遲鏈的快速高精度數(shù)字50%占空 比調(diào)節(jié)電路主要包含一個二分頻器、兩個帶權(quán)重延遲鏈、一個異或門、一個Buffer、一個D 觸發(fā)器、一個鎖定檢測邏輯單元和一個雙向計數(shù)器，輸入時鐘ckin連接到二分頻器的in 端、鎖定檢測邏輯的elk端和雙向計數(shù)器的elk端，二分頻器的out端分別連接到異或門 的一個輸入端和帶權(quán)重延遲鏈1的in端，帶權(quán)重延遲鏈1的out端連接到異或門的另 一輸入端，異或門的輸出端連接到Buffer的輸入端，Buffer的輸出端為輸出信號ck。ut， ck。ut連接到帶權(quán)重延遲鏈2的in端和D觸發(fā)器的D端，帶權(quán)重延遲鏈2的out端連接 到D觸發(fā)器的elk端，D觸發(fā)器的Q端連接到鎖定檢測邏輯的in端和雙向計數(shù)器的“ ΚΡ/ ”端，鎖定檢測邏輯的out端連接到雙向計數(shù)器的EN端，雙向計數(shù)器的out端連接到 帶權(quán)重延遲鏈1和帶權(quán)重延遲鏈2的ctrl
端。電路的具體工作過程如下如圖2所示，偏離50%占空比的輸入時鐘Ckin經(jīng)過二分 頻器分頻后輸出頻率減半、占空比為50%的信號Cl，C1經(jīng)過帶權(quán)重延遲鏈1延時輸出Cld，Cl 和cld兩個信號經(jīng)過異或操作生成C2，如果Cld和C1相比被延遲了 1/4個時鐘周期，S卩1/2 個Ckin周期，則經(jīng)過異或操作得到的C2信號具有和Ckin相同的頻率，且占空比為50%，C2經(jīng) 過Buffer驅(qū)動得到最終的輸出信號ck。ut。獲得50%占空比信號的關(guān)鍵在于精確控制帶權(quán)重延遲鏈1的延時為1/4個C1周 期。帶權(quán)重延遲鏈的控制策略如下利用和帶權(quán)重延遲鏈1完全相同的帶權(quán)重延遲鏈2對 Ckout進行延時，得到ck。ut d，兩個延遲鏈的控制信號完全相同，帶權(quán)重延遲鏈1對C1信號延 遲1/4個周期的同時帶權(quán)重延遲鏈2對ck。ut延遲半個周期，利用ck。ut d作為D觸發(fā)器的時 鐘對ck。ut進行采樣。如果ck。ut d和ck。ut相比，延遲小于半個周期，則采樣結(jié)果始終為高，如 果延遲大于半個周期，則采樣結(jié)果始終為低，如果延時剛好等于半個周期，則采樣結(jié)果為隨 機的高低電平。鎖定檢測邏輯對D觸發(fā)器m個時鐘周期的輸出結(jié)果進行判斷，如果m個周 期的結(jié)果全為高或者全為低，則說明帶權(quán)重延遲鏈2沒有將ck。ut信號剛好延遲半個周期， 此時鎖定檢測邏輯輸出高電平，該信號控制雙向計數(shù)器采取相應(yīng)計數(shù)變化；如果在m個周 期內(nèi)存在高低電平的變化，則說明延時已經(jīng)接近50%，此時鎖定檢測邏輯輸出低電平，雙向 計數(shù)器保持計數(shù)結(jié)果不變。帶權(quán)重延遲鏈的示意圖如圖3所示，由η級延遲單元和一個整形Buffer組成，每 級延遲單元由一個反相器和一個負載電容構(gòu)成，通過開關(guān)每級延遲單元負載電容調(diào)節(jié)整個 延遲鏈的延遲能力。帶權(quán)重延遲鏈中每級延遲單元的負載電容均不相同，從2°*k增加到 2n_、k，其中k為最小單位負載電容。和傳統(tǒng)的延遲鏈相比，每級延遲單元的負載電容不再 相同，而是呈指數(shù)增長，這樣，通過相同級數(shù)的延遲單元，帶權(quán)重延遲鏈與傳統(tǒng)延遲鏈相比 可以獲得更寬的調(diào)節(jié)范圍，而且，帶權(quán)重延遲鏈的調(diào)節(jié)精度取決于最小負載電容延遲單元 的延遲能力，與傳統(tǒng)延遲鏈相比，增加延遲鏈的精度對調(diào)節(jié)范圍的影響較小，所以帶權(quán)重延 遲鏈與傳統(tǒng)延遲鏈相比可以獲得更高的精度。帶權(quán)重延遲鏈由雙向計數(shù)器控制，雙向計數(shù)器中的‘ Ν”信號為圖1中鎖定檢測 邏輯的輸出結(jié)果，如果連續(xù)m個周期D觸發(fā)器的輸出結(jié)果始終為高或低，則說明尚未達到鎖 定狀態(tài)，需要對帶權(quán)重延遲鏈的延時進行調(diào)節(jié)，此時EN的值為高電平，雙向計數(shù)器改變計 數(shù)值；如果m個周期內(nèi)D觸發(fā)器的輸出結(jié)果存在高低電平轉(zhuǎn)換則說明電路已經(jīng)達到鎖定狀 態(tài)，此時EN的值為低電平，雙向計數(shù)器保持計數(shù)值。雙向計數(shù)器中“t!P/@”信號為圖1中D觸發(fā)器的輸出結(jié)果，“朋/涵廠’信號為高電平代表帶權(quán)重延遲鏈2的延時小于1/2個ck。ut 周期，需要加大延時，此時，雙向計數(shù)器增加計數(shù)；“ UP/BN ”信號低電平代表帶權(quán)重延遲鏈 2的延時大于1/2個ck。ut周期，需要減小延時，此時，雙向計數(shù)器減小計數(shù)。
這樣，通過帶權(quán)重延遲鏈和雙向計數(shù)器，便可以實現(xiàn)大范圍內(nèi)的快速50%占空比 調(diào)節(jié)。如圖4所示為本發(fā)明公開的基于帶權(quán)重延遲鏈快速高精度數(shù)字50%占空比調(diào)劑電路 的占空比調(diào)節(jié)波形圖，上面的波形為占空比偏離50%的輸入時鐘，下面的波形為占空比為 50%的輸出時鐘。
權(quán)利要求
1. 一種占空比調(diào)節(jié)電路，包含一個二分頻器、兩個帶權(quán)重延遲鏈、一個異或門、一個 Buffer、一個D觸發(fā)器、一個鎖定檢測邏輯單元和一個雙向計數(shù)器，輸入時鐘(Ckin)連接到 二分頻器的(in)端、鎖定檢測邏輯的elk端和雙向計數(shù)器的elk端，二分頻器的(out)端分 別連接到異或門的一個輸入端和帶權(quán)重延遲鏈1的(in)端，帶權(quán)重延遲鏈1的(out)端連 接到異或門的另一輸入端，異或門的輸出端連接到Buffer的輸入端，Buffer的輸出端為輸 出信號(ck。ut)，(ckout)連接到帶權(quán)重延遲鏈2的(in)端和D觸發(fā)器的(D)端，帶權(quán)重延遲 鏈2的(out)端連接到D觸發(fā)器的(elk)端，D觸發(fā)器的(Q)端連接到鎖定檢測邏輯的(in) 端和雙向計數(shù)器的(HPf通)端，鎖定檢測邏輯的(out)端連接到雙向計數(shù)器的(EN)端，雙 向計數(shù)器的(out)端連接到帶權(quán)重延遲鏈1和帶權(quán)重延遲鏈2的(ctrl
)端。
全文摘要
許多高頻集成電路都要求50%的時鐘信號占空比，但是鎖相環(huán)直接輸出的時鐘信號的占空比往往偏離50%較大，因此需要專門的占空比調(diào)節(jié)電路來對時鐘信號的占空比進行調(diào)節(jié)。占空比調(diào)節(jié)電路主要可以分為模擬方式的占空比調(diào)節(jié)電路和數(shù)字方式的占空比調(diào)節(jié)電路。本發(fā)明公開了一種基于帶權(quán)重延遲鏈的快速高精度50%數(shù)字占空比調(diào)節(jié)電路，能夠顯著加快調(diào)節(jié)時間，同時可以提高調(diào)節(jié)精度。本發(fā)明中的電路由二分頻器、帶權(quán)重延遲鏈1、帶權(quán)重延遲鏈2、Buffer、異或門、D觸發(fā)器、鎖定檢測邏輯和雙向計數(shù)器組成。
文檔編號H03K3/017GK102006033SQ201010555900
公開日2011年4月6日 申請日期2010年11月19日 優(yōu)先權(quán)日2010年11月19日
發(fā)明者李俊豐, 石大勇, 蔣仁杰, 譚曉強, 郭斌, 陳寶民, 陳怒興 申請人:長沙景嘉微電子有限公司