專利名稱：一種白噪聲信號發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于信號發(fā)生器，具體的講是一種白噪聲信號發(fā)生器。
背景技術(shù)：
模擬式白噪聲發(fā)生器，采用噪聲二極管做噪聲源，但是由于噪聲二極管說產(chǎn)生的信號電平低，因此要求放大電路具有高增益、寬頻帶及線性相位的特點(diǎn)，從而致使模擬白噪聲發(fā)生器電路復(fù)雜，并且由于環(huán)境的影響，器件老化，導(dǎo)致模擬白噪聲發(fā)生器性能下降，噪聲譜密度分布不均，帶寬窄。如圖1所示，為美國專利US6732U8公開的一種基于數(shù)字頻率合成(DDS，Direct Digital Synthesizer)的偽隨機(jī)噪聲發(fā)生器，其提供的偽隨機(jī)噪聲實(shí)現(xiàn)方案具有低成本、 易于實(shí)現(xiàn)、輸出波形的概率密度任意分布等優(yōu)點(diǎn)。但也存在如下問題處理器根據(jù)輸出類型、噪聲分布的不同，每次都需要重新下載波表到波形存儲(chǔ)器；噪聲與其它基本波共用波形存儲(chǔ)器，不能實(shí)現(xiàn)對噪聲的調(diào)制；單DDS的結(jié)構(gòu)，只能實(shí)現(xiàn)時(shí)鐘源200MHz采樣率的噪聲輸出，并且若使用FPGA實(shí)現(xiàn)，會(huì)占用大量的FPGA資源。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供了一種多功能的信號發(fā)生器，該信號發(fā)生器包括數(shù)字信號處理器，用于根據(jù)用戶設(shè)置生成包括噪聲控制命令和噪聲波形參數(shù)；現(xiàn)場可編程門陣列 FPGA，用于接收數(shù)字信號處理器生成的噪聲控制命令生成隨機(jī)序列數(shù)據(jù)；波形DAC，用于將現(xiàn)場可編程門陣列FPGA生成的隨機(jī)序列數(shù)據(jù)為隨機(jī)序列數(shù)據(jù)模擬信號；參數(shù)DAC，用于將現(xiàn)場可編程門陣列FPGA接收的噪聲波形參數(shù)轉(zhuǎn)換為噪聲波形參數(shù)模擬信號；模擬輸出電路，用于對隨機(jī)序列數(shù)據(jù)模擬信號和噪聲波形參數(shù)模擬信號進(jìn)行處理輸出噪聲信號。本發(fā)明在FPGA((Field-Programmable Gate Array，現(xiàn)場可編程門陣列)芯片上根據(jù)偽隨機(jī)序列特點(diǎn)實(shí)現(xiàn)高帶寬的白噪聲信號發(fā)生器，且只占用FPGA內(nèi)部的基本邏輯門，為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本發(fā)明白噪聲信號發(fā)生器的結(jié)構(gòu)示意圖；圖2為本發(fā)明白噪聲信號發(fā)生器的硬件結(jié)構(gòu)示意3為本發(fā)明一實(shí)施例的白噪聲信號發(fā)生器的硬件結(jié)構(gòu)示意4為7階m序列線性反饋位移寄存器結(jié)構(gòu)框圖5為本發(fā)明實(shí)施例中的m序列線性反饋位移寄存器結(jié)構(gòu)圖；圖6為本發(fā)明實(shí)施例中噪聲信號生成模塊原理圖；圖7為本發(fā)明實(shí)施例噪聲信號生成的流程圖。
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。如圖1所示，本發(fā)明公開的白噪聲信號發(fā)生器包括數(shù)字信號處理器101，用于根據(jù)用戶設(shè)置生成包括噪聲使能信號和噪聲波形參數(shù)的噪聲控制命令；現(xiàn)場可編程門陣列 FPGA103，用于接收數(shù)字信號處理器101生成的噪聲控制命令，并根據(jù)噪聲使能信號生成隨機(jī)序列數(shù)據(jù)；波形DAC104，用于將現(xiàn)場可編程門陣列FPGA生成的隨機(jī)序列數(shù)據(jù)為隨機(jī)序列數(shù)據(jù)模擬信號；參數(shù)DAC105，用于將現(xiàn)場可編程門陣列FPGA接收的噪聲控制命令中的噪聲波形參數(shù)轉(zhuǎn)換為噪聲波形參數(shù)模擬信號；模擬輸出電路106，用于對隨機(jī)序列數(shù)據(jù)模擬信號和噪聲波形參數(shù)模擬信號進(jìn)行處理輸出噪聲信號。本發(fā)明公開的白噪聲信號發(fā)生器，采用FPGA實(shí)現(xiàn)了噪聲信號的生成。圖2所示為本發(fā)明白噪聲信號發(fā)生器在實(shí)際應(yīng)用中的硬件結(jié)構(gòu)圖。在圖2所示的白噪聲信號發(fā)生器除了包含用于生成噪聲控制命令的數(shù)字信號處理器DSP201，用于生成的隨機(jī)序列數(shù)據(jù)的可編程門陣列206、用于將隨機(jī)序列數(shù)據(jù)轉(zhuǎn)換為隨機(jī)序列數(shù)據(jù)的模擬信號波形的DAC207以及將噪聲波形參數(shù)轉(zhuǎn)換為噪聲波形參數(shù)模擬信號的參數(shù)DAC210外，還包括主時(shí)鐘源202，用于為FPGA206提供時(shí)鐘信號；濾波器208，用于對波形DAC207輸出的模擬隨機(jī)序列波表信號進(jìn)行濾波；緩沖放大電路209，用于對通過濾波器208的模擬隨機(jī)序列波表信號進(jìn)行緩沖處理，調(diào)整輸出電平。參數(shù)切換電路211，用于對參數(shù)DAC210生成的波形參數(shù)模擬信號進(jìn)行緩沖處理，并根據(jù)主時(shí)鐘源202提供的時(shí)鐘信號發(fā)送對應(yīng)時(shí)域的波形參數(shù)模擬信號，其中噪聲波形參數(shù)信號包括噪聲波形的幅值、偏移及占空比。乘法器212， 用于將模擬隨機(jī)序列波表信號和波形參數(shù)模擬信號相乘處理生成乘法處理后的噪聲數(shù)據(jù)。 同時(shí)，還包括，鍵盤204和外圍接口 205，用于接收用戶的設(shè)置及與其它外部設(shè)備進(jìn)行連接。 衰減放大電路213，用于根據(jù)用戶的設(shè)置對乘法處理后的噪聲數(shù)據(jù)進(jìn)行衰減、放大，輸出噪聲信號。本發(fā)明中的白噪聲信號發(fā)生器，F(xiàn)PGA接收到DSP發(fā)送的噪聲生成命令后，將接收至_命令和數(shù)據(jù)存儲(chǔ)于寄存器，F(xiàn)PGA根據(jù)寄存器中的值，進(jìn)行波形處理和配置，生成噪聲信號。下面以具體的一具有白噪聲信號發(fā)生器的信號發(fā)生器對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。本發(fā)明實(shí)施例的信號發(fā)生器是集函數(shù)發(fā)生器、任意波形發(fā)生器、脈沖發(fā)生器、IQ基帶源、跳頻源、碼型發(fā)生器于一身的信號發(fā)生器。本實(shí)施例的信號發(fā)生器的白噪聲信號發(fā)生器，采用了大規(guī)模的FPGA芯片實(shí)現(xiàn)了 250MHz帶寬的均勻白噪聲輸出。本發(fā)明實(shí)施例的信號發(fā)生器具有兩個(gè)子卡，每個(gè)子卡具有一個(gè)子卡FPGA，由一個(gè)主FPGA控制兩個(gè)子卡，兩個(gè)子卡功能相同，可以根據(jù)用戶設(shè)置輸出任意波形。下面以一個(gè)子卡對本發(fā)明實(shí)施例的白噪聲發(fā)生器進(jìn)行說明。在圖3所示的本實(shí)施例的白噪聲發(fā)生器包括DSP數(shù)字信號處理器201，作為控制用，系統(tǒng)的控制中心，根據(jù)用戶設(shè)置的參數(shù)控制信號發(fā)生器的不同輸出；主板FPGA202，完成命令和數(shù)據(jù)轉(zhuǎn)發(fā)、顯示控制及其他外設(shè)部件控制；顯示203，DSP通過主板FPGA控制顯示，如LCD顯示屏；鍵盤204，用戶通過鍵盤來設(shè)置各種參數(shù)；外圍接口 205，包括GPIB、USB、LAN，通過外圍接口可將儀器連接到PC機(jī)或網(wǎng)絡(luò)，以使白噪聲發(fā)生器能受本地或遠(yuǎn)程控制；本實(shí)施例的白噪聲發(fā)生器具有多個(gè)子卡FPGA，虛線框內(nèi)是的一塊子卡，每個(gè)子卡均可以實(shí)現(xiàn)白噪聲發(fā)生器不同的輸出，圖示中的位于子卡上的大規(guī)模FPGA206，接收來自主板FPGA202的命令及數(shù)據(jù)，波形處理，配置波形參數(shù)，控制波形DAC207和參數(shù)DAC210輸出；波形DAC207，用于將子卡FPGA206發(fā)送的數(shù)字波表轉(zhuǎn)換為模擬波形輸出；參數(shù)DAC210，用于控制各種參數(shù)，如幅值、偏移、占空比等的數(shù)模轉(zhuǎn)換器；濾波器208，對波形DAC207輸出的模擬信號進(jìn)行濾波；參數(shù)切換電路211，根據(jù)子卡FPGA206發(fā)送的命令，對參數(shù)DAC210發(fā)送的數(shù)據(jù)進(jìn)行緩沖處理，將噪聲波形參數(shù)數(shù)據(jù)切換給不同的模擬電路，如衰減放大路中的放大電路、衰減電路；緩沖放大電路209，對通過濾波器208的信號進(jìn)行緩沖處理，使輸出電平能適合作為乘法器212的輸入；乘法器212，將兩路DAC輸出的信號進(jìn)行相乘后輸出；衰減放大電路213，根據(jù)控制命令，選擇合適的檔位，對輸入信號進(jìn)行衰減、放大后輸出。主板FPGA通過EBIU總線連接DSP，二者之間采用私有協(xié)議進(jìn)行通信。根據(jù)雙方約定的通信格式，DSP可以將用戶設(shè)置的各種參數(shù)封裝成數(shù)據(jù)包，并將要配置的通道信息也封裝在數(shù)據(jù)包內(nèi)，發(fā)送給主板FPGA ；主板FPGA收到數(shù)據(jù)包后，首先根據(jù)通道信息(白噪聲發(fā)生器中利用的是兩個(gè)子卡地址不同來確定是配置哪個(gè)通道的)解析是發(fā)送給哪一個(gè)通道， 即選擇發(fā)送的子卡。根據(jù)判斷將相應(yīng)數(shù)據(jù)轉(zhuǎn)發(fā)給子卡FPGA ；子卡FPGA是以寄存器的方式提供接口的，當(dāng)DSP的發(fā)送的命令或數(shù)據(jù)經(jīng)主FPGA轉(zhuǎn)發(fā)到子卡FPGA不同寄存器后，子卡FPGA 就開始根據(jù)寄存器中的值，進(jìn)行波形處理和波形配置，包括設(shè)置幅值、偏移等參數(shù)。本實(shí)施例中的噪聲信號主要由子卡FPGA內(nèi)部的波形處理電路產(chǎn)生，它采用8路并行的偽隨機(jī)序列發(fā)生器，經(jīng)過并串轉(zhuǎn)換后產(chǎn)生高帶寬的白噪聲信號。m序列的噪聲功率譜密度為近似白噪聲功率譜，因此稱為偽隨機(jī)序列。所謂m序列是最長線性反饋移位寄存器序列的簡稱，它是由帶線性反饋的移位寄存器產(chǎn)生的周期最長的序列。當(dāng)移位寄存器的級數(shù)及時(shí)鐘一定時(shí)，輸出序列就由移位寄存器的初始狀態(tài)及反饋邏輯決定。當(dāng)使用本原多項(xiàng)式來作為線性反饋移位寄存器的反饋邏輯函數(shù)時(shí)，可以得到 m序列。當(dāng)線性反饋移位寄存器的級數(shù)越多，產(chǎn)生的m序列的周期就越長，則得到的隨機(jī)數(shù)就越趨向于隨機(jī)。為了滿足波形DAC的IGHz的采樣率、產(chǎn)生高帶寬的噪聲輸出，采用多路并行的m序列發(fā)生器，本實(shí)施例中使用了 8路并行的m序列，并對m序列的反饋邏輯作了改進(jìn)。方便起見，這里以7階m序列說明。7階m序列的線性反饋移位寄存器原理框圖如圖4所示。其中加法操作用異或門實(shí)現(xiàn)，不考慮進(jìn)位；各級的反饋系數(shù)等于二進(jìn)制“1”或者 “0”;每個(gè)觸發(fā)器的輸出分別為)(6，X5，……，X0。各級反饋系數(shù)可用反饋矩陣表示，則每個(gè)觸發(fā)器的關(guān)系可用如下的矩陣等式表示
權(quán)利要求
1.一種白噪聲信號發(fā)生器，其特征在于，所述的發(fā)生器包括數(shù)字信號處理器，用于根據(jù)用戶設(shè)置生成包括噪聲控制命令并設(shè)置噪聲波形參數(shù)； 現(xiàn)場可編程門陣列FPGA，用于接收所述的數(shù)字信號處理器生成的噪聲控制命令和噪聲波形參數(shù)，并根據(jù)所述的控制命令生成隨機(jī)序列數(shù)據(jù)；波形DAC，用于將所述的現(xiàn)場可編程門陣列FPGA生成的隨機(jī)序列數(shù)據(jù)為隨機(jī)序列數(shù)據(jù)模擬信號；參數(shù)DAC，用于將所述的現(xiàn)場可編程門陣列FPGA接收的噪聲波形參數(shù)轉(zhuǎn)換為噪聲波形參數(shù)模擬信號；模擬輸出電路，用于對所述的隨機(jī)序列數(shù)據(jù)模擬信號和噪聲波形參數(shù)模擬信號進(jìn)行處理輸出噪聲信號。
2.如權(quán)利要求1所述的信號發(fā)生器，其特征在于，所述的信號發(fā)生器還包括 主時(shí)鐘源，用于為所述的FPGA提供時(shí)鐘信號。
3.如權(quán)利要求1所述的信號發(fā)生器，其特征在于，所述的FPGA包括多個(gè)并行的m序列發(fā)生器和并串轉(zhuǎn)換裝置，其中，所述的多個(gè)并行的m序列發(fā)生器，用于生成多路并行的偽隨機(jī)序列數(shù)據(jù)； 所述的并串轉(zhuǎn)換裝置，用于將所述的多個(gè)并行的m序列發(fā)生器生成的多路并行偽隨機(jī)序列數(shù)據(jù)轉(zhuǎn)換為串行的所述的隨機(jī)序列數(shù)據(jù)。
4.如權(quán)利要求2所述的信號發(fā)生器，其特征在于，所述的FPGA還包括緩存器，用于根據(jù)所述的主時(shí)鐘源提供的時(shí)鐘信號存儲(chǔ)不同時(shí)鐘域的隨機(jī)序列數(shù)據(jù)。
5.如權(quán)利要求1所述的信號發(fā)生器，其特征在于，所述的模擬輸出電路包括 濾波器，用于對所述的波形DAC輸出的隨機(jī)序列數(shù)據(jù)模擬信號進(jìn)行濾波。
6.如權(quán)利要求1所述的信號發(fā)生器，其特征在于，所述的模擬輸出電路包括 緩沖放大電路，用于對通過所述的濾波器的模擬隨機(jī)序列數(shù)據(jù)模擬信號進(jìn)行緩沖處理，調(diào)整輸出電平。
7.如權(quán)利要求1所述的信號發(fā)生器，其特征在于，所述的模擬輸出電路包括乘法器，用于將所述的隨機(jī)序列數(shù)據(jù)模擬信號和噪聲波形參數(shù)模擬信號相乘處理生成乘法處理后的噪聲數(shù)據(jù)。
8.如權(quán)利要求1所述的信號發(fā)生器，其特征在于，所述的模擬輸出電路包括衰減放大電路，用于根據(jù)用戶的設(shè)置對所述的乘法處理后的噪聲數(shù)據(jù)進(jìn)行衰減、放大輸出噪聲信號。
9.如權(quán)利要求8所述的信號發(fā)生器，其特征在于，所述的模擬輸出電路包括 參數(shù)切換電路，用于對所述的參數(shù)DAC生成的噪聲波形參數(shù)模擬信號進(jìn)行緩沖處理，并根據(jù)所述的主時(shí)鐘源提供的時(shí)鐘信號將所述的噪聲波形參數(shù)模擬信號發(fā)送到衰減放大電路。
10.如權(quán)利要求1所述的信號發(fā)生器，其特征在于，所述的數(shù)字信號處理器生成的噪聲波形參數(shù)包括噪聲波形幅值、偏移及占空比。
全文摘要
本發(fā)明公開了一種白噪聲信號發(fā)生器，該發(fā)生器包括數(shù)字信號處理器，用于根據(jù)用戶設(shè)置生成包括噪聲控制命令并設(shè)置噪聲波形參數(shù)；現(xiàn)場可編程門陣列FPGA，用于接收數(shù)字信號處理器生成的噪聲控制命令和噪聲波形參數(shù)，并根據(jù)噪聲控制命令生成隨機(jī)序列數(shù)據(jù)；波形DAC，用于將現(xiàn)場可編程門陣列FPGA生成的隨機(jī)序列數(shù)據(jù)為隨機(jī)序列數(shù)據(jù)模擬信號；參數(shù)DAC，用于將現(xiàn)場可編程門陣列FPGA接收的噪聲波形參數(shù)轉(zhuǎn)換為噪聲波形參數(shù)模擬信號；模擬輸出電路，用于對隨機(jī)序列數(shù)據(jù)模擬信號和噪聲波形參數(shù)模擬信號進(jìn)行處理輸出噪聲信號。
文檔編號H03B29/00GK102468806SQ201010531129
公開日2012年5月23日 申請日期2010年11月3日 優(yōu)先權(quán)日2010年11月3日
發(fā)明者李維森, 王悅, 王鐵軍 申請人:北京普源精電科技有限公司