專利名稱：：一種鎖相環(huán)的制作方法
技術領域：
：本發(fā)明涉及電子領域，尤其涉及一種鎖相環(huán)。
背景技術：
：鎖相環(huán)(Phase-LockedLoop,PLL)廣泛使用在電子和通信系統(tǒng)中，用來進行時鐘和數(shù)據(jù)恢復，頻率合成，微處理器中的時鐘同步，以及其他許多應用。如圖1所示，PLL包括參考時鐘，鑒頻鑒相器，電荷泵，低通濾波器,壓控振蕩器(Voltage-controlledoscillator，VCO)以及分頻器，輸出信號是Vout(t)。寬頻PLL可以更快地糾正VCO誤差(error),但如果頻帶過寬，并不會使系統(tǒng)輸入噪聲降低。一般對于整數(shù)N而言，輸出頻率Fout-輸入頻率FinXN被環(huán)路分頻器(即loopdivider)調(diào)制，該分頻器與阻尼系數(shù)(dampingfactor)C有關。N<7:0>:2~255表示N是由8比特構(gòu)造成的二進制數(shù)，其范圍在2~255之間。一般來講，二階pll的固有頻率A-j&,"^^-^M^:,0.45"<1.5，一般取《=0.7。Ip為電荷泵電流值，R為低通濾波器中電阻的阻值，Ko為VCO的增益，Cp為低通濾波器中的主電容。圖2中所示的低通濾波器是現(xiàn)有技術中的使用的低通濾波器，輸入信號通過電容C2接地，還同時通過與電容C2并聯(lián)的Rp、Cp串聯(lián)電路接地。當N-2時，《=^*&7^7，當N-255時，?，F(xiàn)有技術中的低通濾波器，由于阻尼系數(shù)4變化的范圍較大，導致PLL的性能較差。
發(fā)明內(nèi)容為了解決上述的技術問題，提供了一種鎖相環(huán)，其目的在于，提高PLL的性能。本發(fā)明提供了一種鎖相環(huán)，包括參考時鐘，鑒頻鑒相器，電荷泵，低通濾波器，VCO以及分頻器，低通濾波器包括邏輯控制模塊、可變電阻、第一電容以及第二電容；可變電阻和第一電容組成的串聯(lián)電路與第二電容并聯(lián)；邏輯控制模塊，用于根據(jù)分頻器對VCO輸出信號進行分頻時使用的整數(shù)N調(diào)整可變電阻的電阻值，以優(yōu)化阻尼系數(shù)。邏輯控制模塊根據(jù)下表調(diào)整可變電阻的電阻值<table>tableseeoriginaldocumentpage4</column></row><table>;其中，R為最小單元電阻。<formula>formulaseeoriginaldocumentpage4</formula>其中是阻尼系數(shù)，ip為電荷泵電流值，R為低通濾波器中電阻的阻值，Ko為VCO的增益，Cp為低通濾波器中的主電^*o邏輯控制模塊，用于接收分頻器對vco輸出信號進行分頻時使用的整數(shù)N，并根據(jù)該整數(shù)N調(diào)整可變電阻的電阻值。本發(fā)明可以實現(xiàn)如下有益效果優(yōu)化的阻尼系數(shù)可以提高PLL的閉環(huán)穩(wěn)定性，降低鎖定時間，減少相位誤差，以及提高抖動性能(jitterperformances圖1是現(xiàn)有技術中PLL的結(jié)構(gòu)示意圖2是現(xiàn)有技術中低通濾波器的結(jié)構(gòu)示意圖；圖3是本發(fā)明提供的低通濾波器的結(jié)構(gòu)示意圖。具體實施例方式下面結(jié)合附圖，對本發(fā)明做進一步的詳細描述。本發(fā)明提供的鎖相環(huán)，包括參考時鐘，鑒頻鑒相器，電荷泵，低通濾波器，壓控振蕩器以及分頻器，低通濾波器包括邏輯控制模塊、可變電阻、第一電容以及第二電容;可變電阻和第一電容組成的串聯(lián)電路與第二電容并聯(lián);邏輯控制模塊，用于根據(jù)分頻器對壓控振蕩器輸出信號進行分頻時使用的整數(shù)N調(diào)整可變電阻的電阻值，以優(yōu)化阻尼系數(shù)。圖3是本發(fā)明提供的低通濾波器的結(jié)構(gòu)示意圖。輸入信號通過第二電容C2接地，還同時通過與第二電容C2并聯(lián)的可變電阻Rp，、第一電容Cp串聯(lián)電路接地。該低通濾波器中還增加了邏輯控制模塊控制電阻Rp'的值，實現(xiàn)對阻尼系數(shù)C的優(yōu)化。該邏輯控制模塊接收除法器中整數(shù)N的值，然后根據(jù)下表選擇Rp'的值_<table>tableseeoriginaldocumentpage5</column></row><table>分頻器器在分頻時使用的N的值由N〈0〉，N<1>，N<2>，N<3>,N〈4>，N〈5〉,N〈6>，N〈7〉的值決定，N<0>，N〈l>，N〈2〉，N<3〉，N<4>，N〈5>,N<6〉，N〈7>都是二進制數(shù)，N的取值范圍是2-255。本發(fā)明中的邏輯控制模塊接收上述的N值，并根據(jù)據(jù)上表中N與可變Rp，之間的對應關系，調(diào)整可變Rp'的電阻值。本發(fā)明提供的技術方案得到阻尼系數(shù)的范圍是<formula>formulaseeoriginaldocumentpage5</formula>下面根據(jù)實例進行說明。實驗條件輸入頻率4MHz，IP=20uA，KO=lGHz/V,CP=160pF;在輸出頻率是200M,N=200時現(xiàn)有技術中，Rp=10k，阻尼系數(shù)C=0.9;而本發(fā)明提供的技術方中，Rp'=16R=16k，阻尼系數(shù)C=0.864;在輸出頻率是40M，N-40時現(xiàn)有技術中，Rp=10k，阻尼系數(shù)；=2.07;而本發(fā)明提供的技術方中，Rp，=7R=16k，阻尼系數(shù)；=0.869?？梢悦黠@看出，阻尼系數(shù)得到有優(yōu)化，即阻尼系數(shù)相對穩(wěn)定，有利于提高PLL的穩(wěn)定性，鎖定時間，相位誤差，以及抖動性能。本領域的技術人員在不脫離權利要求書確定的本發(fā)明的精神和范圍的條件下，還可以對以上內(nèi)容進行各種各樣的修改。因此本發(fā)明的范圍并不僅限于以上的說明，而是由權利要求書的范圍來確定的。權利要求1.一種鎖相環(huán)，包括參考時鐘，鑒頻鑒相器，電荷泵，低通濾波器，壓控振蕩器以及分頻器，其特征在于，低通濾波器包括邏輯控制模塊、可變電阻、第一電容以及第二電容；可變電阻和第一電容組成的串聯(lián)電路與第二電容并聯(lián)；邏輯控制模塊，用于根據(jù)分頻器對壓控振蕩器輸出信號進行分頻時使用的整數(shù)N調(diào)整可變電阻的電阻值，以優(yōu)化阻尼系數(shù)。2.如權利要求1所述的鎖相環(huán)，其特征在于，邏輯控制模塊根據(jù)下表調(diào)整可變電阻的電阻值<table>tableseeoriginaldocumentpage2</column></row><table>;其中，R為最小單元電阻。3.如權利要求1所述的鎖相環(huán)，其特征在于，所述的阻尼系數(shù)的范圍為<formula>formulaseeoriginaldocumentpage2</formula>其中；是阻尼系數(shù)，IP為電荷泵電流值，R為低通濾波器中電阻的阻值，Ko為壓控振蕩器的增益，Cp為低通濾波器中的主電容。4.如權利要求1所述的鎖相環(huán)，其特征在于，邏輯控制模塊，用于接收分頻器對VCO輸出信號進行分頻時使用的整數(shù)N，并根據(jù)該整數(shù)N調(diào)整可變電阻的電阻值。全文摘要本發(fā)明涉及一種鎖相環(huán)，包括參考時鐘，鑒頻鑒相器，電荷泵，低通濾波器，VCO以及分頻器，低通濾波器包括邏輯控制模塊、可變電阻、第一電容以及第二電容；可變電阻和第一電容組成的串聯(lián)電路與第二電容并聯(lián)；邏輯控制模塊，用于根據(jù)分頻器對VCO輸出信號進行分頻時使用的整數(shù)N調(diào)整可變電阻的電阻值，以優(yōu)化阻尼系數(shù)。本發(fā)明可以提高PLL的閉環(huán)穩(wěn)定性，降低鎖定時間，減少相位誤差，以及提高抖動性能。文檔編號H03L7/16GK101674079SQ20091019612公開日2010年3月17日申請日期2009年9月22日優(yōu)先權日2009年9月22日發(fā)明者段新東申請人:上海宏力半導體制造有限公司