專利名稱：一種采樣保持單元及其中的電壓處理方法、電子設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明實(shí)施例涉及電子通訊技術(shù)領(lǐng)域，特別地涉及一種采樣保持單元及 其中的電壓處理方法、電子設(shè)備。
背景技術(shù)：
DAC (Digital-to-Analog Converter,數(shù)模轉(zhuǎn)換器)的作用是將數(shù)字信號(hào)轉(zhuǎn)換 為模擬信號(hào)，這逐漸成為我們?nèi)粘Ｉ钪兴究找姂T的事。例如，在蜂窩電話、 CD(CompactDisc，光盤)和DVD (Digital Video Disc，數(shù)字視頻光盤)播放器 以及HDTV (High Definition Television,高清晰度電視)中都可以發(fā)現(xiàn)DAC 的身影。
SNR (Signal Noise Ratio,信噪比)和DR (Dynamic Range,動(dòng)態(tài)范圍) 是音頻DAC中最關(guān)注的兩個(gè)重要指標(biāo)，動(dòng)態(tài)范圍表示的是最大不失真信號(hào)與 噪聲值的比例，如何有效提高系統(tǒng)的動(dòng)態(tài)范圍是DAC設(shè)計(jì)中的一個(gè)難點(diǎn)。
采樣保持單元在音頻DAC設(shè)計(jì)中非常重要的，希望其在低的電源電壓下 有盡可能高的動(dòng)態(tài)范圍，同時(shí)還要考慮功耗、面積等；尤其是在音頻DAC中 可以采用比較好的電路設(shè)計(jì)方案是非常重要的。
在實(shí)現(xiàn)本發(fā)明過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下問題
由于采樣保持單元的動(dòng)態(tài)范圍與采樣電容的電容值及施加在采樣電容上 的電壓成正比，而目前，在DAC的采樣保持單元中，在采樣階段，采樣電容 的一端通常是接地的，這樣，在采樣電容的電容值一定的情況下，要提高采 樣保持單元的動(dòng)態(tài)范圍，只能增加電源電壓，但這會(huì)帶來面積、功耗和噪聲 的增加，電路設(shè)計(jì)的復(fù)雜度會(huì)增加等問題。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供一種采樣保持單元及其中的電壓處理方法、電子設(shè)備，
用以提高DAC的DR。
為了實(shí)現(xiàn)上述目的，本發(fā)明實(shí)施例提供了一種數(shù)模轉(zhuǎn)換器采樣保持單元，
包括第一電容、第一采樣單元和第二釆樣單元，第一電容分別與第一釆樣
單元和第二采樣單元相連接，其中-
第一釆樣單元，用于當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0則
輸出第一電壓給第一電容的第一端，若采樣數(shù)據(jù)的取值為1則輸出第二電壓 給所述第一電容的第一端-,
第二采樣單元，用于當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0則
輸出第二電壓給所述第一電容的第二端，若采樣數(shù)據(jù)的取值為1則輸出第一
電壓給所述第一電容的第二端；
所述第一電壓和第二電壓不相等且不為零。
本發(fā)明實(shí)施例還提供了一種電子設(shè)備，包括上述數(shù)模轉(zhuǎn)換器采樣保持單元。
本發(fā)明實(shí)施例還提供了一種采樣保持單元中的電壓處理方法，包括
當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0，則輸出第一電壓給第一 電容的第一端且輸出第二電壓給所述第一電容的第二端，若采樣數(shù)據(jù)的取值 為1則輸出第二電壓給所述第一電容的第一端且輸出第一電壓給所述第一電 容的第二端；
所述第一電壓和第二電壓不相等且不為零。
本發(fā)明實(shí)施例的有益效果至少包括
由于在本發(fā)明實(shí)施例提供的采樣保持單元中，在采樣階段，采樣電容的 兩端分別接第一電壓和第二電壓，由于采樣保持單元的動(dòng)態(tài)范圍與采樣電容 的電容值及施加在采樣電容上的電壓成正比，因此，在不增加采樣電容的電容值的情況下，本發(fā)明實(shí)施例提供的采樣保持單元能夠有效地提高DAC的 DR，提高電路的質(zhì)量。若要與現(xiàn)有技術(shù)中的DAC達(dá)到同樣的DR，則采用本 發(fā)明實(shí)施例提供的DAC可以減小采樣電容的電容值，這樣可以減小噪聲和芯 片的面積，或者可以減小所需電源的電壓值，從而可以降低芯片面積、功耗、 噪聲以及電路設(shè)計(jì)的復(fù)雜度。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí) 施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附 圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng) 造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。 圖1為實(shí)施例一中的DAC采樣電路的示意圖； 圖2為實(shí)施例一中的DAC采樣保持單元的電路示意圖； 圖3為實(shí)施例一中第二時(shí)鐘Pl與第一時(shí)鐘P2的示意圖； 圖4為將圖2中各采樣單元具體到與邏輯電路之后的電路圖； 圖5為實(shí)施例一中的一個(gè)參考源產(chǎn)生電路方案電路圖； 圖6為實(shí)施例一中的SC Filter的整體頻率響應(yīng)曲線圖； 圖7為實(shí)施例一中的SC Filter的帶內(nèi)頻率響應(yīng)曲線圖； 圖8為實(shí)施例二中的模塊swcap,〈7:0〉的電路圖； 圖9為實(shí)施例二中的模塊swcap^7:0的示意圖； 圖10為實(shí)施例二中的時(shí)鐘P1Q、 Pl、 P2、 P2Q的示意圖； 圖11為實(shí)施例二中的模塊swcap,7:0的電路圖； 圖12為實(shí)施例二中的模塊swcap,7:0的示意圖13為實(shí)施例二中的利用swcapf7:0和swcap^7:0〉來實(shí)現(xiàn)的DAC采 樣保持單元；
圖14為采用實(shí)施例二的技術(shù)方案得到的DAC的SNR和DR測(cè)試結(jié)果示
7意圖15為采用實(shí)施例二的技術(shù)方案時(shí)DAC輸出的FFT頻譜圖； 圖16為采用實(shí)施例二的技術(shù)方案時(shí)DAC輸出的THD+N示意圖； 圖17為實(shí)施例三中的采樣保持單元中的電壓處理方法的流程圖； 圖18為實(shí)施例四中的電子設(shè)備的框圖。
具體實(shí)施例方式
下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行 清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是 全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng) 造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
本發(fā)明實(shí)施例的裝置可以應(yīng)用在集成電路或芯片中，包括數(shù)/模轉(zhuǎn)換芯片、 或模/數(shù)轉(zhuǎn)換芯片、或DSP (數(shù)字信號(hào)處理，Digital Signal Processing)、或其
他通信芯片等。
本實(shí)施例中的數(shù)模轉(zhuǎn)換器采樣保持單元中的采樣電路，如圖1所示，包 括第一電容Cs,、第一采樣單元101和第二采樣單元102,第一電容Cs,分 別與第一采樣單元101和第二采樣單元102相連接，其中
第一采樣單元101，用于當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0 則輸出第一電壓給第一電容的第一端，若采樣數(shù)據(jù)的取值為1則輸出第二電 壓給第一電容的第一端；
第二采樣單元102，用于當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為O 則輸出第二電壓給第一電容的第二端，若采樣數(shù)據(jù)的取值為1則輸出第一電 壓給第一電容的第二端；
第一電壓和第二電壓不相等且不為零。在具體實(shí)現(xiàn)時(shí)，第一電壓和第二電壓可以大小相同極性相反。
進(jìn)一步地，本實(shí)施例中的數(shù)模轉(zhuǎn)換器中的兩個(gè)采樣電路中的采樣電容的
兩端都不存在接地的情況。在這種情況下，DAC采樣保持單元還包括第三采
樣單元和第四采樣單元，其中
第三采樣單元，用于當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0則
輸出第一電壓給第三電容的第一端，若采樣數(shù)據(jù)的取值為1則輸出第二電壓
給第三電容的第一端；
第四采樣單元，用于當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0則
輸出第二電壓給第三電容的第二端，若采樣數(shù)據(jù)的取值為1則輸出第一電壓 給所述第三電容的第二端。
進(jìn)一步地，本實(shí)施例中的DAC釆樣保持單元如圖2所示，包括第一至第 四采樣單元，第一至第四電容，第一至第四開關(guān)，差分放大器，其中
第一采樣單元101和第三采樣單元103，分別用于在第一時(shí)鐘P2為低電 平時(shí)，若采樣數(shù)據(jù)的取值為0則輸出第一電壓，若采樣數(shù)據(jù)的取值為1則輸 出第二電壓，第一電壓和第二電壓不相等；
第二采樣單元102和第四采樣單元104，分別用于在第一時(shí)鐘P2為低電 平時(shí)，若采樣數(shù)據(jù)的取值為0則輸出第二電壓，若采樣數(shù)據(jù)的取值為1則輸 出第一電壓；
第一電容CS1的第一端分別與第一采樣單元101 、第一開關(guān)S,的第一端相 連，第一電容Cs,的第二端分別與第二采樣單元102、第二開關(guān)S2的第一端相
連，第一開關(guān)S,的第二端分別與第二電容Cs2的第一端以及差分運(yùn)算放大器
的第一輸出端OUTN相連，第二電容Cs2的第二端分別與第一輸出端OUTN 對(duì)應(yīng)的第一輸入端以及第二開關(guān)S2的第二端相連，第二開關(guān)S2的第二端與第 一輸入端相連；
第三電容CS3的第一端分別與第四采樣單元104、第三開關(guān)S3的第一端相
連，第三電容Cs3的第二端分別與第三采樣單元103、第四開關(guān)S4的第一端相連，第三開關(guān)s3的第二端分別與第四電容CS4的第一端以及差分運(yùn)算放大器 的第二輸出端OUTP相連，第四電容CS4的第二端分別與第二輸出端OUTP
對(duì)應(yīng)的第二輸入端以及第四開關(guān)S4的第二端相連，第四開關(guān)S4的第二端與第
二輸入端相連；
第一至第四開關(guān)在第一時(shí)鐘P2為高電平時(shí)開啟，在第一時(shí)鐘P2為低電 平時(shí)關(guān)閉。
其中，第一電容和第三電容為采樣電容。為了給本實(shí)施例中的DAC采樣 保持單元提供最大地DR，在采樣電容的電容值不變，電源提供的電壓不變的 情況下，可以令第一電壓和和第二電壓為大小相同極性相反的電壓，可以使 得施加在采樣電容上的電壓值為電源電壓的兩倍，即將信號(hào)的滿擺幅的輸入 電壓提高為了采樣電容一端接地時(shí)的兩倍。
由于在本實(shí)施例中，第一采樣單元101和第三采樣單元103的功能相同， 因此，第一采樣單元101和第三采樣單元103可以合并設(shè)置。而第二采樣單 元102和第四釆樣單元104的功能也相同，因此第二采樣單元102和第四采 樣單元104也可以合并設(shè)置。
在圖2中，第一輸入端為差分運(yùn)算放大器的同相輸入端，第二輸入端為 差分運(yùn)算放大器的反相輸入端。在本實(shí)施例的另一種實(shí)現(xiàn)方式時(shí)，也可以第 一輸入端為差分運(yùn)算放大器的反相輸入端，第二輸入端為差分運(yùn)算放大器的 同相輸入端，這與圖2所示的情況差分運(yùn)算放大器的輸出電壓大小相同極性 相反。在具體實(shí)現(xiàn)時(shí)，可以根據(jù)電路設(shè)計(jì)的需求確定第一輸入端以及第二輸 入端。
在具體實(shí)現(xiàn)中，通常情況下，第一電容和第三電容的電容值相同，第二 電容和第四電容的電容值相同。 各采樣單元可以分別包括
采樣數(shù)據(jù)和第二時(shí)鐘P1的第一與邏輯電路，第一與邏輯電路的輸入電壓 為第一電壓或者第二電壓，如圖3所示，第二時(shí)鐘Pl為第一時(shí)鐘P2的反向時(shí)鐘；
采樣數(shù)據(jù)取反后的數(shù)據(jù)和第二時(shí)鐘P1的第二與邏輯電路，在第一與邏輯 電路的輸入電壓為第一電壓時(shí)，第二與邏輯電路的輸入電壓為第二電壓，在 第一與邏輯電路的輸入電壓為第二電壓時(shí)，第二與邏輯電路的輸入電壓為第 一電壓。
將上述各采樣單元具體到與邏輯電路之后，圖2可以表示為圖4，其中， 表示與邏輯，D表示采樣數(shù)據(jù)，DB表示釆樣數(shù)據(jù)取反后的數(shù)據(jù)。第一 與邏輯電路可以包括在第二時(shí)鐘P1為高電平時(shí)開啟，在第二時(shí)鐘P1為低 電平時(shí)關(guān)閉的第二時(shí)鐘開關(guān)；以及輸入端為相應(yīng)電壓、控制端接入采樣數(shù)據(jù)、
輸出端與所述第二時(shí)鐘開關(guān)連接的開關(guān)管。第二與邏輯電路可以包括第二
時(shí)鐘開關(guān)；以及輸入端為相應(yīng)電壓、控制端接入采樣數(shù)據(jù)取反后的數(shù)據(jù)、輸 出端與第二時(shí)鐘開關(guān)連接的開關(guān)管，具體可參見實(shí)施例二中的與邏輯電路。 如圖4所示的電路，其工作過程如下
當(dāng)?shù)诙r(shí)鐘P1為高電平時(shí)，第一時(shí)鐘P2為低電平，DAC采樣保持單元 進(jìn)入采樣階段，具體如下 第一至第四開關(guān)斷開；
若采樣數(shù)據(jù)D的取值為O，貝U 'P1&D，電路不導(dǎo)通，<P1&DB，電路導(dǎo) 通，CS1的第一端的電壓為第一電壓Vrefh， CS1的第二端的電壓為第二電壓 Vrefp， CS3的第一端的電壓為第二電壓Vrefp， CS3的第二端的電壓為第一電 壓Vrefn;
若采樣數(shù)據(jù)D的取值為1，貝U 'P1&D，電路導(dǎo)通，'P1&DB，電路不導(dǎo) 通，CS1的第一端的電壓為第二電壓Vrefp， CS1的第二端的電壓為第一電壓 Vrefn， CS3的第一端的電壓為第一電壓Vrefn， CS3的第二端的電壓為第二電 壓Vref^。
當(dāng)?shù)诙r(shí)鐘P1為低電平時(shí)，第一時(shí)鐘P2為高電平，DAC采樣保持單元 進(jìn)入保持階段，具體如下輯電路，因此，在P1為低電平時(shí)，
各采樣單元均不輸出電壓；
第一至第四開關(guān)導(dǎo)通，此時(shí)，C^的第一端與Cs2的第一端以及差分運(yùn)算
放大器的同相輸入端對(duì)應(yīng)的輸出端OUTN相連，Cs,的第二端與Cs2的第二端 以及差分運(yùn)算放大器的同相輸入端相連，在保持階段中，Cs,放電，Cw把采
樣到的電荷轉(zhuǎn)換到Cs2上，且在差分運(yùn)算放大器的同相輸入端及其對(duì)應(yīng)的輸出
端OUTN之間施加了一個(gè)第一連續(xù)電壓；CS3的第一端與CS4的第一端以及差 分運(yùn)算放大器的反相輸入端對(duì)應(yīng)的輸出端OUTP相連，Cs3的第二端與Cw的 第二端以及差分運(yùn)算放大器的反相輸入端相連，在保持階段中，Cs3放電，CS3 把采樣到的電荷轉(zhuǎn)換到Cs4上，且在差分運(yùn)算放大器的反相輸入端及其對(duì)應(yīng)的 輸出端OUTP之間施加了一個(gè)第二連續(xù)電壓，該第二連續(xù)電壓和第一連續(xù)電 壓在理論上應(yīng)該大小相同極性相反；
這樣，差分運(yùn)算放大器、采樣電容Cs,/Cs3、保持電容Cs2/Cs4構(gòu)成了 SC
Filter (Switch Capacitance Filter,開關(guān)電容濾波器)，將數(shù)字信號(hào)通過電容上 電荷的轉(zhuǎn)移，并通過差分運(yùn)算放大器輸出模擬信號(hào)，完成了數(shù)字信號(hào)與模擬 信號(hào)的轉(zhuǎn)換。 -
在本實(shí)施例中，由于保持電容上的電荷都是由采樣電容提供的，差分運(yùn) 算放大器本身不提供電荷給保持電容，因此可以大幅度減小差分運(yùn)算放大器 的功耗，同時(shí)更重要的原因是這種結(jié)構(gòu)會(huì)減小離散域到連續(xù)時(shí)間域過程中運(yùn) 放Slew (回轉(zhuǎn))帶來的影響。
SC Filter主要是實(shí)現(xiàn)濾波功能，是comb濾波器(即抗混疊濾波器)和IIR (Infinite Impulse Response,無限脈沖響應(yīng))濾波器的組合。SC Filter的輸入 信號(hào)為前級(jí)數(shù)字SDM (Sigma-DeltaModulation, EA調(diào)制器)的輸出8 Level DEM (Digital Elevation Model,數(shù)字高程模型)碼，在一個(gè)實(shí)例中，CS1禾卩CS3
的電容值相同且為Q， Cs2和Cs4的電容值相同且為C2，將Q電容分成8個(gè)
并聯(lián)小電容Cn， Q為0.64pF (皮法)，其中每個(gè)小電容Q,為80fF，保持電
12容C2為6.5pF，可以得到其Z傳輸函數(shù)H(z)為
<formula>formula see original document page 13</formula>
SC Filter的整體頻率響應(yīng)曲線如圖6所示，SC Filter的帶內(nèi)頻率響應(yīng)曲線 如圖7所示?？梢钥闯?，DAC的SC Filter整個(gè)頻帶內(nèi)很平坦。DAC設(shè)計(jì)中要 考慮的一點(diǎn)是對(duì)帶外噪聲的濾波作用，仿真結(jié)果表明SC濾波器輸出波形中的 量化噪聲等效電壓為56mVrms。經(jīng)過RC濾波器后可以進(jìn)一步減少。
可見，由于在本實(shí)施例提供的DAC采樣保持單元中，在采樣階段，各采 樣電容的兩端分別接第一電壓和第二電壓，而第一電壓和第二電壓可以是大 小相同極性相反的電壓，在不增加電源電壓的情況下，施加在采樣電容上的 電壓值可以為現(xiàn)有技術(shù)中施加在釆樣電容上的電壓值的兩倍。在具體實(shí)現(xiàn)中， 人們通常希望芯片有較大的工作電壓范圍，同時(shí)又能夠利用足夠大的信號(hào)擺 幅來提高信噪比，最好的辦法就是讓參考源能夠隨電源電壓變化。因此，考 慮使用內(nèi)部電阻分壓，外部接電容進(jìn)行濾波的方法來獲取基準(zhǔn)源。這樣既能 達(dá)到噪聲目標(biāo)又能讓DAC的擺幅隨電源電壓變化，獲得最好的信噪比。圖5 給出了本實(shí)施例中的一個(gè)參考源產(chǎn)生電路方案，VREF是DAC使用的參考電 壓，3.3V供電時(shí)大致為1.815V， VCM是DAC的內(nèi)部運(yùn)放共模電壓，正好是 1/2 VDD， VDD為電源電壓。這樣我們就可以盡可能的運(yùn)用運(yùn)放的擺幅來提 高信號(hào)幅度。本發(fā)明實(shí)施例的各個(gè)單元可以集成于一體，也可以分離部署。 上述單元可以合并為一個(gè)單元，也可以進(jìn)一步拆分成多個(gè)子單元。
實(shí)施例二
在本實(shí)施例中，將考慮整個(gè)電路系統(tǒng)對(duì)DAC采樣保持單元的影響，并將 釆樣保持單元中的一部分，具體如圖8所示，作為一個(gè)模塊swcap^7:0來實(shí) 現(xiàn)，則該模塊swcap〈7:0的輸入和輸出如圖9所示，輸入包括Vrefp、 Vrefh、 P1Q、 Pl、 P2、 P2Q、 D、 DB，輸出包括OPFB、 OPIN，其中，P1Q、 Pl、
1P2、 P2Q為時(shí)鐘開關(guān)，在高電平時(shí)導(dǎo)通，低電平時(shí)斷開，其具體時(shí)鐘如圖10
所示，可以看出，P1Q、 Pl、 P2、 P2Q的周期相同，P1Q與P1的極性相同， P1Q相對(duì)P1有延時(shí)，P2Q與P2的極性相同，P2Q相對(duì)P2有延時(shí)，這樣處理 是為了更好地說明仔實(shí)際的電路中，各個(gè)開關(guān)可能由于整個(gè)電路系統(tǒng)的原因 無法完全同步的情況。采樣保持單元中的一部分，具體如圖ll所示，作為一 個(gè)模塊swcap^7:0來實(shí)現(xiàn)，swcap,7:0如圖12所示，其輸出電壓與 swcap,〈7:0的輸出電壓大小相同極性相反。
利用swcap,〈7:0〉和swcap^7:0來實(shí)現(xiàn)的DAC采樣保持單元如圖13所 示，由于P1Q、 Pl、 P2、 P2Q的周期相同，P1Q與P1的極性相同，P1Q相 對(duì)P1有延時(shí)，P2Q與P2的極性相同，P2Q相對(duì)P2有延時(shí)，則在P1和P1Q 均處于高電平且P2和P2Q均處于低電平時(shí)，為DAC采樣保持單元的采樣階 段，在P1和P1Q均處于低電平且P2和P2Q均處于高電平時(shí)，為DAC采樣 保持單元的保持階段。
如圖8和圖11所示，本實(shí)施例中的第一與邏輯電路'P1&D'、第二與 邏輯電路'P1&DB'與邏輯電路由開關(guān)管和開關(guān)P1或P1Q組成，開關(guān)管的 輸入端為相應(yīng)電壓、控制端接入采樣數(shù)據(jù)或采樣數(shù)據(jù)取反后的值、輸出端與 Pl或P1Q連接。
如圖14所示，在圖14中DAC的加權(quán)"A-weight"曲線，以及THD+N (Total Harmonic Distortion+Noise，總諧波失真+噪聲)曲線，可以看出 "A-wdght"曲線以及THD+N曲線都隨著輸入信號(hào)的幅度增加而降低。輸 出的FFT頻譜圖如圖15所示，DAC輸出的THD+N如圖16所示。由圖14 至16可知，采用本實(shí)施例的技術(shù)方案，SNR為102dB， DR為102dB， THD 屮N在輸入信號(hào)為0dBFS時(shí)為0.0094%，輸入信號(hào)為一60dBFS時(shí)輸出的FFT 的頻譜，表明該方案的底噪在-125dB。芯片DAC的功耗為16.5mW，低功耗 面積小。本發(fā)明實(shí)施例的各個(gè)單元可以集成于一體，也可以分離部署。上述 單元可以合并為一個(gè)單元，也可以進(jìn)一步拆分成多個(gè)子單元。
14實(shí)施例三
如圖17所示， 一種采樣保持單元中的電壓處理方法，當(dāng)?shù)谝粫r(shí)鐘為低電 平時(shí)，進(jìn)行以下步驟-
步驟S1701，確定采樣數(shù)據(jù)的取值是否為0，若是，進(jìn)行步驟S1702，否 則進(jìn)行步驟S1703;
步驟S1702，輸出第一電壓給第一電容的第一端且輸出第二電壓給所述第 一電容的第二端；
步驟S1703,輸出第二電壓給所述第一電容的第一端且輸出第一電壓給所 述第一電容的第二端。
其中，所述第一電壓和第二電壓不相等且不為零。 本步驟即若采樣數(shù)據(jù)的取值為1時(shí)的處理步驟。
上述電壓處理方法可以應(yīng)用在DAC中，由于DAC具有兩路采樣電路， 則對(duì)用于采樣的第三電容，還可以進(jìn)行以下處理-
當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0則輸出第一電壓給第三 電容的第一端且輸出第二電壓所述第三電容的第二端，若釆樣數(shù)據(jù)的取值為1 則輸出第二電壓給所述第二電容的第一端且輸出第一電壓給所述第三電容的
笛—維 鬼_ 順。
進(jìn)一步地，上述方法還可以包括用于保持的步驟，具體為當(dāng)?shù)谝粫r(shí)鐘 為高電平時(shí)，使所述第一電容和第三電容放電，將所述第一電容上的電荷轉(zhuǎn) 移到第二電容，將所述第一電容的放電電壓施加到差分運(yùn)算放大器的第一輸 入端和第一輸出端，將所述第三電容上的電荷轉(zhuǎn)移到第四電容，將所述第三 電容的放電電壓施加到差分運(yùn)算放大器的第二輸入端和第二輸出端。
可以看出，當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，第一電容和第三電容進(jìn)行充電，當(dāng) 第一時(shí)鐘為高電平時(shí)，第一電容和第三電容放電。
15實(shí)施例四
如圖18所示，本發(fā)明實(shí)施例提供一種電子設(shè)備，其包括接收單元1801 以及實(shí)施例一、二中提供的采樣保持單元1802:
接收單元1801，用于接收輸入數(shù)模轉(zhuǎn)換器中的數(shù)據(jù)，并提供給采樣保持
單元1802;
采樣保持單元1802，用于進(jìn)行輸入數(shù)模轉(zhuǎn)換器中的數(shù)據(jù)的采樣和保持。 本實(shí)施例提供的采樣保持單元1802的技術(shù)方案可以結(jié)合參考實(shí)施例一和
二提供的技術(shù)方案，在此不作贅述。
由上述本發(fā)明的實(shí)施例提供的技術(shù)方案可以看出，本發(fā)明實(shí)施例提供的
釆樣保持單元能夠有效地提高DAC的DR，提高電路的質(zhì)量。
本發(fā)明實(shí)施例的電子設(shè)備可以是基站、手機(jī)、數(shù)字用戶接入復(fù)用器 DLSAM (Digital Subscriber Line Access Multiplexer,數(shù)字用戶接入復(fù)用器)、 光網(wǎng)絡(luò)設(shè)備、路由器、交換機(jī)、圖像處理設(shè)備、視頻或音頻處理設(shè)備、計(jì)算 機(jī)、服務(wù)器等。
綜上所述，采用本發(fā)明實(shí)施例提供的技術(shù)方案，通過改變采樣電容極板 上的電壓來提高信號(hào)的滿擺幅，這樣會(huì)有效的提高了DAC的動(dòng)態(tài)范圍。若要 與現(xiàn)有技術(shù)中的DAC采樣保持單元達(dá)到同樣的DR，則采用本發(fā)明實(shí)施例提 供的DAC采樣保持單元可以減小采樣電容的電容值，這樣可以減小噪聲和芯 片的面積，降低成本。
本領(lǐng)域普通技術(shù)人員可以意識(shí)到，結(jié)合本文中所公開的實(shí)施例描述的各 示例的單元及算法步驟，能夠以電子硬件、計(jì)算機(jī)軟件或者二者的結(jié)合來實(shí) 現(xiàn)，為了清楚地說明硬件和軟件的可互換性，在上述說明中已經(jīng)按照功能一 般性地描述了各示例的組成及步驟。這些功能究竟以硬件還是軟件方式來執(zhí) 行，取決于技術(shù)方案的特定應(yīng)用和設(shè)計(jì)約束條件。專業(yè)技術(shù)人員可以對(duì)每個(gè) 特定的應(yīng)用來使用不同方法來實(shí)現(xiàn)所描述的功能，但是這種實(shí)現(xiàn)不應(yīng)認(rèn)為超
16出本發(fā)明的范圍。
結(jié)合本文中所公開的實(shí)施例描述的方法或算法的步驟可以用硬件、處理 器執(zhí)行的軟件模塊，或者二者的結(jié)合來實(shí)施。軟件模塊可以置于隨機(jī)存儲(chǔ)器
(RAM)、內(nèi)存、只讀存儲(chǔ)器(ROM)、電可編程ROM、電可擦除可編程 ROM、寄存器、硬盤、可移動(dòng)磁盤、CD-ROM、或技術(shù)領(lǐng)域內(nèi)所公知的任意 其它形式的存儲(chǔ)介質(zhì)中。
顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明實(shí)施例進(jìn)行各種改動(dòng)和變型而不 脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明實(shí)施例的這些修改和變型屬于 本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和 變型在內(nèi)。
權(quán)利要求
1、一種數(shù)模轉(zhuǎn)換器采樣保持單元，其特征在于，包括第一電容、第一采樣單元和第二采樣單元，第一電容分別與第一采樣單元和第二采樣單元相連接，其中第一采樣單元，用于當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0則輸出第一電壓給第一電容的第一端，若采樣數(shù)據(jù)的取值為1則輸出第二電壓給所述第一電容的第一端；第二采樣單元，用于當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0則輸出第二電壓給所述第一電容的第二端，若采樣數(shù)據(jù)的取值為1則輸出第一電壓給所述第一電容的第二端；所述第一電壓和第二電壓不相等且不為零。
2、 根據(jù)權(quán)利要求1所述的數(shù)模轉(zhuǎn)換器采樣保持單元，其特征在于，第一電壓和第二電壓大小相同極性相反。
3、 根據(jù)權(quán)利要求1所述的數(shù)模轉(zhuǎn)換器采樣保持單元，其特征在于，還包括第三采樣單元，用于當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0則 輸出第一電壓給第三電容的第一端，若采樣數(shù)據(jù)的取值為1則輸出第二電壓給所述第三電容的第一端；第四釆樣單元，用于當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0則 輸出第二電壓給所述第三電容的第二端，若釆樣數(shù)據(jù)的取值為1則輸出第一 電壓給所述第三電容的第二端。
4、 根據(jù)權(quán)利要求3所述的數(shù)模轉(zhuǎn)換器采樣保持單元，其特征在于，所述第一采樣單元和所述第三采樣單元合并設(shè)置；或所述第二采樣單元和所述第四采樣單元合并設(shè)置。
5、 根據(jù)權(quán)利要求3所述的數(shù)模轉(zhuǎn)換器采樣保持單元，其特征在于，還包括第二電容、第三電容、第四電容、第一開關(guān)、第二開關(guān)、第三開關(guān)、第 四幵關(guān)、差分運(yùn)算放大器，其中-所述第一電容的第一端還與所述第一開關(guān)的第一端相連，所述第一電容 的第二端還與所述第二開關(guān)的第一端相連，所述第一開關(guān)的第二端分別與所 述第二電容的第一端以及所述差分運(yùn)算放大器的第一輸出端相連，所述第二 電容的第二端分別與所述第一輸出端對(duì)應(yīng)的第一輸入端以及所述第二開關(guān)的 第二端相連，所述第二開關(guān)的第二端與所述第一輸入端相連；所述第三電容的第一端還與所述第三開關(guān)的第一端相連，所述第三電容 的第二端還與第四開關(guān)的第一端相連，所述第三開關(guān)的第二端分別與所述第 四電容的第一端以及所述差分運(yùn)算放大器的第二輸出端相連，所述第四電容 的第二端分別與所述第二輸出端對(duì)應(yīng)的第二輸入端以及所述第四開關(guān)的第二 端相連，所述第四開關(guān)的第二端與所述第二輸入端相連；所述第一至第四開關(guān)在第一時(shí)鐘為高電平時(shí)開啟，在第一時(shí)鐘為低電平 時(shí)關(guān)閉。
6、 根據(jù)權(quán)利要求5所述的數(shù)模轉(zhuǎn)換器采樣保持單元，其特征在于，所述 第一 電容和所述第三電容的電容值相同，所述第二電容和所述第四電容的電 容值相同。
7、 根據(jù)權(quán)利要求5所述的數(shù)模轉(zhuǎn)換器釆樣保持單元，其特征在于，所述第一輸入端為所述差分運(yùn)算放大器的同相輸入端，所述第二輸入端為所述差 分運(yùn)算放大器的反相輸入端。
8、 根據(jù)權(quán)利要求1至7中任一權(quán)利要求所述的數(shù)模轉(zhuǎn)換器采樣保持單元， 其特征在于，所述各采樣單元分別包括第一與邏輯電路，用于進(jìn)行采樣數(shù)據(jù)和第二時(shí)鐘的與操作，所述第一與 邏輯電路的輸入電壓為第一電壓或者第二電壓，所述第二時(shí)鐘為所述第一時(shí)鐘的反向時(shí)鐘；第二與邏輯電路，用于進(jìn)行采樣數(shù)據(jù)取反后的數(shù)據(jù)和第二時(shí)鐘的與操作，在所述第一與邏輯電路的輸入電壓為第一電壓時(shí)，所述第二與邏輯電路的輸 入電壓為第二電壓，在所述第一與邏輯電路的輸入電壓為第二電壓時(shí)，所述 第二與邏輯電路的輸入電壓為第一電壓。
9、 一種電子設(shè)備，其特征在于，其包括如權(quán)利要求1-7中任一所述的數(shù) 模轉(zhuǎn)換器采樣保持單元，用于進(jìn)行輸入數(shù)模轉(zhuǎn)換器中的數(shù)據(jù)的采樣和保持。
10、 根據(jù)權(quán)利要求9所述的電子設(shè)備，其特征在于，所述電子設(shè)備的類型包括基站、或手機(jī)、或數(shù)字用戶接入復(fù)用器、或路由器、或交換機(jī)、或視音 頻處理設(shè)備、或計(jì)算機(jī)、或服務(wù)器。
11、 一種采樣保持單元中的電壓處理方法，其特征在于，包括 當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0，則輸出第一電壓給第一電容的第一端且輸出第二電壓給所述第一電容的第二端，若采樣數(shù)據(jù)的取值 為1則輸出第二電壓給所述第一電容的第一端且輸出第一電壓給所述第一電 容的第二端；所述第一電壓和第二電壓不相等且不為零。
12、 根據(jù)權(quán)利要求ll所述的方法，其特征在于，還包括 當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0則輸出第一電壓給第三電容的第一端且輸出第二電壓所述第三電容的第二端，若采樣數(shù)據(jù)的取值為1 則輸出第二電壓給所述第二電容的第一端且輸出第一電壓給所述第三電容的第一頓。
13、 根據(jù)權(quán)利要求12所述的方法，其特征在于，還包括當(dāng)?shù)谝粫r(shí)鐘為高電平時(shí)，使所述第一電容和第三電容放電，將所述第一電容上的電荷轉(zhuǎn)移 到第二電容，將所述第一電容的放電電壓施加到差分運(yùn)算放大器的第一輸入 端和第一輸出端，將所述第三電容上的電荷轉(zhuǎn)移到第四電容，將所述第三電 容的放電電壓施加到差分運(yùn)算放大器的第二輸入端和第二輸出端。
全文摘要
本發(fā)明實(shí)施例提供一種采樣保持單元及其中的電壓處理方法、電子設(shè)備。本發(fā)明實(shí)施例的采樣保持單元中的電壓處理方法包括當(dāng)?shù)谝粫r(shí)鐘為低電平時(shí)，若采樣數(shù)據(jù)的取值為0，則輸出第一電壓給第一電容的第一端且輸出第二電壓給所述第一電容的第二端，若采樣數(shù)據(jù)的取值為1則輸出第二電壓給所述第一電容的第一端且輸出第一電壓給所述第一電容的第二端；所述第一電壓和第二電壓不相等且不為零。通過本發(fā)明實(shí)施例，可以減小噪聲和芯片的面積，降低芯片電路設(shè)計(jì)的復(fù)雜度和成本。
文檔編號(hào)H03M1/66GK101510444SQ20091012997
公開日2009年8月19日 申請(qǐng)日期2009年4月10日 優(yōu)先權(quán)日2009年4月10日
發(fā)明者劉永平, 龐世甫, 王學(xué)權(quán) 申請(qǐng)人:華為技術(shù)有限公司