專利名稱：延遲鎖相環(huán)電路和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本申請涉及保持外部時鐘和內(nèi)部時鐘之間的同步的延遲鎖相環(huán)電路和采 用該延遲鎖相環(huán)電路的顯示裝置。
背景技術(shù)：
應(yīng)用在時鐘同步系統(tǒng)中的時鐘發(fā)生器是用于保持外部數(shù)據(jù)(比如外部時 鐘)和內(nèi)部時鐘之間的同步不可缺少的組成電路，如由延遲鎖相環(huán)電路(下文中將稱作"DLL，，)表示的。即使在DLL中所包括的電路之中，調(diào)整相移 (phase shift)的延遲控制線也是用于確定DLL的最大操作頻率或輸出抖動 的主要部份(例如參見JP-A-2005-006146 (專利文件1 ))。圖8是圖示作為時鐘發(fā)生器的例子的數(shù)字系統(tǒng)中的DLL的方框圖。從更 低電壓操作和更低抖動的觀點來看，數(shù)字系統(tǒng)優(yōu)于模擬系統(tǒng)，并且近年來已 經(jīng)積極地研究和開發(fā)了數(shù)字系統(tǒng)。DLL包括相位比較器1,檢測外部時鐘 和內(nèi)部時鐘之間的相位差；上/下計數(shù)器(下文中將稱作"計數(shù)器")2,通過 來自相位比較器1的輸出信號UP和DN來控制延遲時間；數(shù)字控制延遲線3, 調(diào)整延遲時間；以及時鐘驅(qū)動器4。在此實施例中，計數(shù)器具有4位，并且15個單元延遲電路(下文中將稱 作"延遲單元，，)被包括在數(shù)字控制延遲線中。 一個、兩個、四個和八個延遲 單元分別連接到計數(shù)器輸出信號的LSB、第2位、第3位和MSB。圖9是示出數(shù)字控制延遲線中所包括的延遲單元的例子的電路圖。延遲 單元包括反相器INV1、 INV2和INV3、開關(guān)SW1和SW2、以及電容Cl和 C2。延遲單元根據(jù)來自計數(shù)器2的n位輸出信號的電平來切換電容Cl和C2 與延遲線之間連接，以實現(xiàn)延遲量的調(diào)整。圖IO是關(guān)于數(shù)字DLL的時序圖。參考圖10，將描述相位調(diào)整的操作原 理。當(dāng)內(nèi)部時鐘CLKjNT滯后于外部時鐘CLKEXT (在時段1中)時，信號DN 具有"H"電平，這由計數(shù)器2向下計數(shù)。這將用于延遲調(diào)整的電容(圖9中的Cl和C2 )接連地從延遲線分離，因此減小了內(nèi)部時鐘CLKwT和外部時鐘CLKEXT之間的相位差。相反，當(dāng)內(nèi)部時鐘CLK^T超過(pass )外部時鐘CLKEXT時(在時段2 中)，信號UP具有"H"電平，這由計數(shù)器2向上計數(shù)。這將用于延遲調(diào)整 的電容(圖9中的Cl和C2)接連地連接到延遲線，因此減小了外部時鐘 CLKEXT和內(nèi)部時鐘CLKwt之間的相位差。發(fā)明內(nèi)容然而，在該配置中的數(shù)字DLL具有如下的一系列操作中的問題。即，由 于增加了一個延遲，在從計數(shù)器輸出的MSB是"0"并且其他位都是'T，的 狀態(tài)到MSB是"1"并且其他位都是"0"的狀態(tài)的改變可能導(dǎo)致連續(xù)不穩(wěn)定 的單元延遲電路。例如，在4位的計數(shù)器輸出的情況下，并且當(dāng)計數(shù)器輸出 在某個時間從"0111"改變?yōu)?1000"時，將被控制的優(yōu)選的延遲量包括對 于一個延遲單元的延遲的添加。然而，當(dāng)計數(shù)器輸出具有改變時，出現(xiàn)在數(shù) 字控制延遲線上的信號比希望的延遲量延遲的更多。例如，當(dāng)計數(shù)器輸出如上所述改變時，出現(xiàn)在圖8左邊第7個延遲單元 中的信號被添加了用于八個延遲單元的延遲量，并連續(xù)具有相當(dāng)大的不穩(wěn)定 操作狀態(tài)，直到被添加了用于一個希望的延遲單元的延遲量的信號被輸入到 相位比較器1，這可能引起包括在不適當(dāng)?shù)臓顟B(tài)下鎖定的故障。此外，通過 保持該配置而增加鎖定范圍(或增加頻帶)可能需要增加計數(shù)器位數(shù)。例如 增加計數(shù)器位數(shù)到5位可能導(dǎo)致31個延遲單元，并且增加計數(shù)器位數(shù)到6位 可能導(dǎo)致63個延遲單元，這顯著增加了電路尺寸，并且通過這樣問題顯然變 得更大。根據(jù)本發(fā)明的實施例，提供了一種延遲鎖相環(huán)電路，包括相位比較器， 檢測外部時鐘和內(nèi)部時鐘之間的相位差；上/下計數(shù)器，根據(jù)來自所述相位比 較器的輸出信號來控制延遲時間；以及延遲線，包括與從所述上/下計數(shù)器輸 出的信號的多個位對應(yīng)的多個單元延遲電路，以便控制外部時鐘的延遲以使 外部時鐘與內(nèi)部時鐘相一致，并且在該延遲線中，由所述上/下計數(shù)器的輸出聯(lián)地纟皮此相鄰連接。在此實施例中，由所述上/下計數(shù)器的輸出中的相同位的輸出控制的單元延遲電路在具有串聯(lián)連接的多個單元延遲電路的延遲線中并不彼此相鄰連 接。因此，當(dāng)向其添加用于一個希望的單元延遲電路的延遲時，不穩(wěn)定的單 元延遲電路不是連續(xù)的。根據(jù)本發(fā)明的實施例，提供了一種顯示裝置，包括顯示單元，其顯示 定時由內(nèi)部時鐘控制；以及延遲鎖相環(huán)電路，適合于將在相位上與外部時鐘 同步的內(nèi)部時鐘給予所述顯示單元，并且該延遲鎖相環(huán)電路包括相位比較 器，檢測外部時鐘和內(nèi)部時鐘之間的相位差；上/下計數(shù)器，根據(jù)來自所述相 位比較器的輸出信號來控制延遲時間；以及延遲線，包括與從所述上/下計數(shù) 器輸出的信號的多個位對應(yīng)的多個單元延遲電路，以便控制外部時鐘的延遲 以使外部時鐘與內(nèi)部時鐘相一致，并且在該延遲線中，由所述上/下計數(shù)器的 輸出中的相同位的輸出控制的單元延遲電路在所述多個延遲電路的連接中并 不串聯(lián)地彼此相鄰連接。在用于將相位上與外部時鐘同步的內(nèi)部時鐘給予顯示單元的延遲鎖相環(huán) 電路包括串聯(lián)連接的多個單元延遲電路的情況下，由上/下計數(shù)器的輸出中的 相同位的輸出控制的單元延遲電路彼此并不相鄰連接。因此，當(dāng)當(dāng)向其添加 用于一個希望的單元延遲電路的延遲時，不穩(wěn)定的單元延遲電路不是連續(xù)的。本發(fā)明可以穩(wěn)定操作，直到具有添加的用于一個希望的單元延遲電路的 延遲的信號被輸入到相位比較器，這可以通過避免在不適當(dāng)?shù)臓顟B(tài)下鎖定來 防止故障的發(fā)生。


圖1是圖示根據(jù)第一實施例的數(shù)字DLL的例子的方框圖； 圖2是圖示根據(jù)第二實施例的數(shù)字DLL的例子的方框圖； 圖3是圖示根據(jù)第二實施例的計數(shù)器的例子的電路圖； 圖4是圖示上/下觸發(fā)器的例子的電路圖； 圖5是示出添加電路的操作波形的圖；圖6是圖示通過信號加/減控制的延遲再調(diào)整單元的例子的電路圖； 圖7A和7B是圖示釆用根據(jù)該實施例的DLL的顯示裝置的配置例子的 方框圖；圖8是圖示作為時鐘發(fā)生器的例子的數(shù)字DLL的方框圖；圖9是示出數(shù)字控制延遲線中所包括的延遲單元的例子的電路圖；以及圖IO是關(guān)于數(shù)字DLL的時序圖。
具體實施方式
參考附圖，下面將描述本發(fā)明的實施例。 根據(jù)第一實施例的DLL的配置圖1是圖示根據(jù)第一實施例的數(shù)字DLL的例子的方框圖。根據(jù)此實施例 的DLL包括相位比較器l，檢測外部時鐘和內(nèi)部時鐘相位之間的相位差； 計數(shù)器2，根據(jù)來自比較器1的輸出信號UP和DN來控制延遲時間；數(shù)字控 制延遲線3，調(diào)整延遲時間；以及時鐘驅(qū)動器4。此實施例的DLL與圖8所示的過去的DLL的不同之處在于計數(shù)器2的 輸出信號與數(shù)字控制延遲線3中所包括的延遲單元之間的連接。換句話說， 此實施例的DLL與過去的DLL的不同之處在于，由來自計數(shù)器輸出中的相 同位的輸出控制的延遲單元未一皮彼此相鄰地串聯(lián)放置在數(shù)字控制延遲線中所 包括的多個延遲單元的連接中。更具體地，由從計數(shù)器輸出的多個位之中的最高位(MSB)的輸出控制 的多個延遲單元被放置在延遲單元的串聯(lián)連接中的間隔(alternate)位置處。此外，在根據(jù)如上所述的MSB的間隔位置處的延遲單元的排列中，對應(yīng) 于來自計數(shù)器的最低位(LSB) —個延遲單元被放置在除間隔位置之外的間 隔的空的空間中的中心位置處。在圖l所示的例子中，由于來自計數(shù)器的輸出是4位，因此總共15個延 遲單元相應(yīng)地串聯(lián)連接到數(shù)字控制延遲線中的計數(shù)器的位的輸出線。延遲量在作為來自圖1所示的4位計數(shù)器的輸出信號的多個位之中，LSB連接 到左邊第8個延遲單元，第2位連接到第4和第12個延遲單元，第3位連接 到第2、第6、第10和第14延遲單元，并且MSB連接到第1、第3、第5、 第7、第9、第11、第13和第15延遲單元。從計數(shù)器2的位輸出到數(shù)字控制延遲線中所包括的延遲單元的間隔連 接，即在由相同位的輸出控制的延遲單元彼此不相鄰的布置中，可以消除過 去的現(xiàn)有技術(shù)中的不穩(wěn)定的周期。更具體地，該連接將用于一個延遲單元的延遲量添加到來自計數(shù)器2(的 多個位)的輸出信號中的MSB是"0"并且其他位都是"1"的狀態(tài)。當(dāng)該狀態(tài)改變到MSB是"1"并且其他位都是"0"的狀態(tài)時，不穩(wěn)定的延遲單元在 串聯(lián)連接中的間隔位置處，這些位置不是連續(xù)的位置。不連續(xù)的不穩(wěn)定延遲 單元可以在^t字控制延遲線3中的某個點處穩(wěn)定對于信號的操作。例如，即使當(dāng)來自4位計數(shù)器的輸出例如通過一個添加的延遲在某個時 間從"0111"改變?yōu)?1000"，當(dāng)計數(shù)器輸出改變時與要在數(shù)字控制延遲線上 被控制的延遲量相對的信號移位量可以被抑制為用于一個延遲單元的延遲 量，這可以確保穩(wěn)定的操作。現(xiàn)在，將此實施例的DLL的操作與過去的配置中的操作相比較。即，如 在過去的DLL中(參考圖8 )，與計數(shù)器的輸出信號中的多個位的相同位對應(yīng) 的延遲單元的連續(xù)串聯(lián)連接可能得到如下的操作。例如，如果計數(shù)器輸出是"0111",則對應(yīng)于LSB、第2位和第3位的從 左邊第1到第7延遲單元的7個延遲單元處于導(dǎo)通狀態(tài)，而對應(yīng)于MSB的第 8到第15延遲單元的8個延遲單元處于斷開狀態(tài)。通過從這些狀態(tài)添加一個延遲，當(dāng)計數(shù)器輸出改變?yōu)?1000"時，對應(yīng) 于LSB、第2位和第3位的從左邊第1到第7延遲單元的7個延遲單元被切 換到斷開狀態(tài)，而對應(yīng)于MSB的第8到第15延遲單元的8個延遲單元被切 換到導(dǎo)通狀態(tài)。然后，信號已經(jīng)在第1到第7延遲單元的七個延遲單元中，直到他們變 得不穩(wěn)定，直到他們達到第8延遲單元。特別是，可能要求第l延遲單元中 的信號經(jīng)過處于斷開狀態(tài)的更多延遲單元，直到其達到第8延遲單元并變得 相當(dāng)不穩(wěn)定。另一方面，如在此實施例的DLL中(參考圖1),由來自計數(shù)器的輸出中 的相同位的輸出控制的延遲單元彼此不相鄰的連接導(dǎo)致如下操作。例如，如果計數(shù)器輸出是"0111",則對應(yīng)于LSB、第2位和第3位的從 左邊第2、第4、第6、第8、第10、第12和第14延遲單元的七個延遲單元 處于導(dǎo)通狀態(tài)，而對應(yīng)于MSB的第1、第3、第5、第7、第9、第11、第 13和第15延遲單元的八個延遲單元處于打開狀態(tài)。通過從這些狀態(tài)添加一個延遲，當(dāng)計數(shù)器輸出改變?yōu)?1000"時，對應(yīng) 于LSB、第2位和第3位的第2、第4、第6、第8、第10、第12和第14七 個延遲單元被切換到斷開狀態(tài)，而對應(yīng)于MSB的第1、第3、第5、第7、第 9、第11、第13和第15八個延遲單元被切換到導(dǎo)通狀態(tài)。在此實施例的DLL中，即使當(dāng)通過添加一個延遲、4位計數(shù)器輸出從 "0111"改變?yōu)?1000"時，信號也不連續(xù)經(jīng)過處于斷開狀態(tài)的延遲單元。 因此，在短時間內(nèi)結(jié)束不穩(wěn)定的狀態(tài)。注意，此實施例包括圖1所示的計數(shù)器的位與延遲單元之間的連接關(guān)系， 但本發(fā)明不限于此。換句話說，由從計數(shù)器輸出的多個位之中的最高位(MSB ) 的輸出控制的多個延遲單元被放置在延遲單元的串聯(lián)連接中的間隔位置處是 足夠的。在此排列中，更優(yōu)選地，對應(yīng)于計數(shù)器的最低位(LSB)的一個延 遲單元被放置在除了與MSB對應(yīng)的延遲單元的間隔位置之外的間隔的空的 空間中的中心位置處。根據(jù)第二實施例的DLL的配置圖2是圖示根據(jù)第二實施例的數(shù)字DLL的例子的方框圖。根據(jù)第二實施 例的DLL與以上已經(jīng)描述的第一實施例的DLL類似之處在于，其包括相 位比較器l，檢測外部時鐘和內(nèi)部時鐘相位之間的相位差；計數(shù)器2，根據(jù)來 自比較器1的輸出信號UP和DN來控制延遲時間；數(shù)字控制延遲線3,調(diào)整 延遲時間；以及時鐘驅(qū)動器4。然而，它們不同之處在于，根據(jù)第二實施例 的DLL還包括將由來自數(shù)字控制延遲線3的輸入側(cè)的計數(shù)器2的輸出信號 Plus和Minus控制的延遲再調(diào)整單元5。作為此實施例的DLL的主要部份的數(shù)字控制延遲線3與第一實施例的數(shù) 字控制延遲線類似，并且由來自計數(shù)器的輸出中的相同位的輸出控制的延遲 單元未被;波此相鄰地放置在多個延遲單元的連接中。更具體地，由從計數(shù)器的輸出的多個位之中的最高位(MSB)的輸出控 制的多個延遲單元被放置在延遲單元的串聯(lián)連接中的間隔位置處(參考圖1 )。此外，在如上所述的根據(jù)MSB的交替位置處的延遲單元的排列中，與來 自計數(shù)器的最低位(LSB)對應(yīng)的一個延遲單元被放置在除了間隔位置之外 的間隔的空的空間中的中心位置處(參考圖1)。因此，如在第一實施例中，即使當(dāng)通過添加一個延遲、計數(shù)器輸出的MSB 從"0"改變?yōu)?1"時，信號也不連續(xù)經(jīng)過處于斷開狀態(tài)的延遲單元。因此， 在短時間內(nèi)結(jié)束不穩(wěn)定的狀態(tài)。在第二實施例中，計數(shù)器和將在稍后描述的差分延遲調(diào)整單元可以提供 DLL電路的配置，其在尺寸上很小，但即使當(dāng)延遲量超過延遲線中的可調(diào)整 量時，也具有很寬的鎖定范圍。圖3是圖示根據(jù)第二實施例的計數(shù)器的例子的電路圖。為了穩(wěn)定操作， 通過從對主時鐘CK的幾個劃分中得到的時鐘CKin操作計數(shù)器。通過使用圖 3所示的例子中的TFF1到TFF4，并不具體限制頻率劃分的數(shù)量。主要組件 是上/下觸發(fā)器(下文中將一皮稱作"udff， ) 1到4，并且圖4中示出了其電路 圖的例子。每個udff包括反相器INV 15、每個包括P溝道晶體管Pl到P4和N溝 道晶體管Nl到N4的復(fù)合門(complex gate) NANDOR 1和NANDOR 2、以 及D型觸發(fā)器DFF。電路配置中的每個udff根據(jù)向上計數(shù)信號UP和向下計 數(shù)信號DN的正負(fù)性將對于下一 udff的進位信號(carry signal)切換到DFF的 正扇出Q或者負(fù)扇出Qb。在第二實施例中采用的計數(shù)器特征在于包括圖3所示的添加電路。添加 電路20包括D型觸發(fā)器DFF、 NOR 1到3、 AND 1和設(shè)置/復(fù)位觸發(fā)器(下 文中將被稱作"SRFF") l和2。添加電路接收從計數(shù)器中所包括的所有udff 的所有進位信號CO解碼得到的信號Cib5作為輸入信號。添加電路還接收從 反相器INV 13和INV 14的上/下計數(shù)信號UP和DN的反相得到的信號UPb 和DNb作為輸入信號。接下來，將參考圖5所示的添加電路的操作波形來描述操作。注意，假 設(shè)與圖5中的計數(shù)器時鐘CKin同步地進行向上計數(shù)操作的情況，在向下計數(shù) 中進行類似的操作。首先，如果向上計數(shù)繼續(xù)，并且所有的計數(shù)器輸出都達"H"電平llll, 則溢出信號Clb5開始具有"L"電平。DFF與時鐘CKx4同步地捕獲信號Clb5 中的改變，時鐘CKx4處于比計數(shù)器時鐘CKin更快的周期。在此情況下，由 于如果在向上計數(shù)操作期間信號UPb具有"L"電平，因此數(shù)據(jù)被設(shè)置為 SRFF1,并且信號Plus開始具有"H"電平。相反，由于如果在向下計數(shù)操作期間信號DNb具有"L"電平，因此數(shù) 據(jù)被設(shè)置為SRFF2，并且信號Minus開始具有"H"電平。Plus/Minus信號的 "H"電平通過AND1和NOR3復(fù)位DFF以準(zhǔn)備下一操作。系統(tǒng)復(fù)位信號rst 的"L"電平復(fù)位DFF和SRFF1和2。換句話說，即使計數(shù)器達到全部計數(shù)，即，即使延遲量超過了延遲線中 可調(diào)整的延遲量但還沒有發(fā)現(xiàn)鎖定點，添加電路20操作以輸出信號 Plus/Minus 。圖6是圖示由信號Plus/Minus控制的延遲再調(diào)整單元的例子的電路圖。 延遲再調(diào)整單元5包括延遲線DL1和DL2，包括幾個緩沖器；開關(guān)SW1 到SW3;反相器INV4到INV8;以及NOR4 。在延遲再調(diào)整單元5的正常操作中，開關(guān)SW4打開，這是由于信號Plus 和Minus兩者都具有"L"電平，并且輸入信號IN經(jīng)過延遲線DLI并作為輸 出信號OUT凈皮輸出。接下來，如果輸入到延遲再調(diào)整單元5的信號Mi皿s具有"H"電平， 則SW3打開。因此，輸入信號IN作為輸出信號OUT被直接輸出。另一方面， 如果被輸入到延遲再調(diào)整單元5的信號Plus具有"H"電平，則SW4打開。 因此，輸入信號IN經(jīng)過延遲線DL1和DL2，并作為輸出信號OUT被輸出。換句話說，如果在正常操作狀態(tài)下的延遲量超過了延遲線中可調(diào)整的延 遲量，則如果在向下計數(shù)操作期間可以進一步降低延遲線DL1中的延遲量， 即，以便將內(nèi)部生成的時鐘的相位提前。相反，如果在向上計^:操作期間， 則可以進一步增加延遲線DL2中的延遲量，即，以便延遲內(nèi)部生成的時鐘的 相位。在進行了再調(diào)整之后，在圖2所示的相位比較器1、計數(shù)器2和數(shù)字 控制延遲線3中重新開始詳細(xì)的相位調(diào)整。在根據(jù)第二實施例的DLL中，限定緩沖器的尺寸和緩沖器的數(shù)量使得在 延遲再調(diào)整單元中的延遲線DL1和DL2中可以更大地調(diào)整延遲，并4吏得在延 遲線中可以允許詳細(xì)步驟中的延遲調(diào)整。因此，可以配置在控制電路和延遲 線兩者中更小尺寸但具有寬的鎖定范圍的DLL電路。顯示裝置圖7是圖示采用根據(jù)此實施例的DLL的顯示裝置的配置例子的方框圖。 顯示裝置100包括在中心處的顯示區(qū)域101,其具有以矩陣形式的多個像素， 并包括在顯示區(qū)域101周圍的垂直驅(qū)動器111、水平驅(qū)動器112、公共電極113、 參考驅(qū)動器114、接口電路115、數(shù)據(jù)處理電路116、定時產(chǎn)生電路117和串 行接口電路118。顯示裝置100從外部數(shù)字信號處理電路200接收主時鐘(主CLK)、垂 直同步信號(Vsync)、水平同步信號(Hsync)和數(shù)字?jǐn)?shù)據(jù)(是圖像數(shù)據(jù))的 供應(yīng)，并基于這些信號來驅(qū)動周圍的電路并在顯示區(qū)域101上顯示圖像。此實施例的DLL可以被安裝在接口電路中，并校正從外部數(shù)字信號處理 電路200傳輸?shù)闹鲿r鐘(主CLK)與內(nèi)部生成的時鐘之間的相移。換句話說，由于電平移位或者顯示裝置100內(nèi)的驅(qū)動，相移可能發(fā)生主時鐘在(主CLK) 和內(nèi)部時鐘之間，并且由此實施例的DLL校正該相移。校正的時鐘被輸入到 數(shù)據(jù)處理電路116,得到高精確度的數(shù)據(jù)采樣。 實施例的效果[l]來自計數(shù)器2的位輸出被間隔地連接到由上/下計數(shù)器控制的數(shù)字控制 延遲線中所包括的多個延遲單元，即，在由相同位的輸出控制的延遲單元在 數(shù)字控制延遲線中彼此不相鄰的排列中。這可以消除由于計數(shù)器的輸出位的 切換引起的不穩(wěn)定的周期。[2]如果計數(shù)器全部計數(shù)，即，如果延遲量超過了延遲線中可調(diào)整的延遲 量，但還沒有發(fā)現(xiàn)鎖定點，則添加的手段通過使用計數(shù)器的溢出信號和上/下 計數(shù)器信號輸出信號Plus/Minus,其指示進一步延遲或者提前。這可以防止 對添加的控制電路的延遲，并且可以增加鎖定范圍。[3]在數(shù)字控制延遲線的輸入側(cè)提供包括用于在兩個延遲線和輸出之間切 換的三個開關(guān)的延遲再調(diào)整單元允許在以下三個狀態(tài)之中切換(1)正常狀 態(tài)，(2)延遲量超過了數(shù)字控制延遲線中可調(diào)整的延遲量、可能需要進一步 延遲的情況，以及(3)需要對其進一步提前的情況。這可以防止延遲線的尺 寸增加，但可以增加鎖定范圍。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，取決于設(shè)計要求和其他因素，可以發(fā)生各種 修改、組合、子組合和變更，只要它們在所附權(quán)利要求或其等效物的范圍內(nèi)。相關(guān)申請的交叉引用本發(fā)明包含與2008年3月28日在日本專利局提交的日本專利申請JP 2008-085665有關(guān)的主題，通過引用將其全部內(nèi)容合并于此。
權(quán)利要求
1. 一種延遲鎖相環(huán)電路，包括相位比較器，檢測外部時鐘和內(nèi)部時鐘之間的相位差；上/下計數(shù)器，根據(jù)來自所述相位比較器的輸出信號來控制延遲時間；以及延遲線，包括與從所述上/下計數(shù)器輸出的信號的多個位對應(yīng)的多個單元延遲電路，以便控制外部時鐘的延遲以使外部時鐘與內(nèi)部時鐘相一致，并且在該延遲線中，由所述上/下計數(shù)器的輸出中的相同位的輸出控制的單元延遲電路在所述多個延遲電路的連接中并不串聯(lián)地彼此相鄰連接。
2. 根據(jù)權(quán)利要求1的延遲鎖相環(huán)電路，其中在所述延遲線中，由從所述 上/下計數(shù)器輸出的多個位之中的最高位的輸出控制的多個單元延遲電路被 排列在多個單元延遲電路的串聯(lián)連接中的間隔位置處。
3. 根據(jù)權(quán)利要求1的延遲鎖相環(huán)電路，其中，在所述延遲線中，由從所 述上/下計數(shù)器輸出的多個位之中的最高位的輸出控制的多個單元延遲電路 被排列在多個單元延遲電路的串聯(lián)連接中的間隔位置處，并且由最低位的輸 出控制的單元延遲電路中的一個被排列在多個單元延遲電路的串聯(lián)連接中的 中心位置處。
4. 一種顯示裝置，包括顯示單元，其顯示定時由內(nèi)部時鐘控制；以及延遲鎖相環(huán)電路，適合于將在相位上與外部時鐘同步的內(nèi)部時鐘給予所 述顯示單元，并且包括相位比較器，檢測外部時鐘和內(nèi)部時鐘之間的相位差；上/下計數(shù)器，根據(jù)來自所述相位比較器的輸出信號來控制延遲時間；以及延遲線，包括與從所述上/下計數(shù)器輸出的信號的多個位對應(yīng)的多個單元 延遲電路，以便控制外部時鐘的延遲以使外部時鐘與內(nèi)部時鐘相一致，并且 在該延遲線中，由所述上/下計數(shù)器的輸出中的相同位的輸出控制的單元延遲 電路在所述多個延遲電路的連接中并不串聯(lián)地彼此相鄰連接。
全文摘要
一種延遲鎖相環(huán)電路，包括相位比較器，檢測外部時鐘和內(nèi)部時鐘之間的相位差；上/下計數(shù)器，根據(jù)來自所述相位比較器的輸出信號來控制延遲時間；以及延遲線，包括與從所述上/下計數(shù)器輸出的信號的多個位對應(yīng)的多個單元延遲電路，以便控制外部時鐘的延遲以使外部時鐘與內(nèi)部時鐘相一致，并且在該延遲線中，由所述上/下計數(shù)器的輸出中的相同位的輸出控制的單元延遲電路在所述多個延遲電路的連接中并不串聯(lián)地彼此相鄰連接。
文檔編號H03L7/089GK101547007SQ20091012989
公開日2009年9月30日 申請日期2009年3月30日 優(yōu)先權(quán)日2008年3月28日
發(fā)明者千田滿, 小出元, 水橋比呂志 申請人:索尼株式會社