專利名稱：位同步解碼方法
技術(shù)領(lǐng)域：
本發(fā)明涉及直流載波通信領(lǐng)域，尤其涉及一種主從式直流載波通 信系統(tǒng)中的解碼方法。
背景技術(shù)：
在諸如電子雷管網(wǎng)路、智能傳感網(wǎng)路的通信系統(tǒng)中，維持各節(jié)點 從機工作需要的能量較小，這就便于主機向從機直接提供工作電源， 并有利于對網(wǎng)路的維護。除此之外，上述類型的通信系統(tǒng)中，還要求
從機的體積盡可能小。專利申請文件200810172410.9中給出了一種主 從式直流載波通信系統(tǒng)，提供了一種雙線無極性區(qū)分的、能在主機向 從機提供直流工作電源的同時進行單工雙向數(shù)據(jù)傳輸?shù)耐ㄐ畔到y(tǒng)，從 而最大程度地簡化了主機和從機的設(shè)計和連接，使之適用于諸如電子 雷管網(wǎng)路、智能傳感網(wǎng)路等類似小型從機系統(tǒng)。
上述通信系統(tǒng)的從機中若需內(nèi)置參考時鐘電路，則可采用晶體振 蕩器或者RC振蕩器。若需將振蕩器用于類似電子雷管等要求同時具 備抗沖擊性、可集成性和高延期精度的從機中，則必須采用具備抗沖 擊性能的RC振蕩器，原因如下
1. 由于在從機(此處即為電子雷管)的實際爆破應用中，每發(fā) 雷管的延期時間不盡相同，因此，先爆雷管對未爆雷管會產(chǎn)生爆炸沖 擊。而由于晶體依靠其機械諧振輸出穩(wěn)定的頻率進而產(chǎn)生時鐘，因此， 爆破沖擊波會對晶體的諧振頻率產(chǎn)生影響，從而影響電子雷管的延期 精度。嚴重時，晶體甚至可能被爆炸沖擊波損壞，從而使時鐘電路停 止工作，導致雷管拒爆。
2. 晶體振蕩器使用的晶體無法集成到控制芯片內(nèi)部，這也增大 了電子雷管的體積和成本。，
而若將RC振蕩器用于類似電子雷管的從機中，由于充放電電壓、電阻和電容間的個體差異等因素會導致諸從機中的各個RC振蕩器輸
出的時鐘頻率具有較大的離散性，而且每個從機中的RC振蕩器參數(shù) 還存在一定的時漂和溫漂現(xiàn)象，因此，RC振蕩器的頻率穩(wěn)定性較差。 這就會影響從機數(shù)據(jù)接收的可靠性和從機數(shù)據(jù)解碼的準確性，尤其在 連續(xù)接收多位數(shù)據(jù)的時候，誤差的累積會導致接收數(shù)據(jù)的錯誤。
在數(shù)字通信系統(tǒng)中，信號發(fā)送端按照確定的時間順序，逐個傳輸 數(shù)碼脈沖序列中的每個碼元。同時，信號接收端必須有準確的抽樣判 決時刻才能正確判決發(fā)送端發(fā)出的碼元。因此，接收端必須提供一個 確定抽樣判決時刻的定時脈沖序列。這個定時脈沖序列的重復頻率必 須與發(fā)送的數(shù)碼脈沖序列一致，同時在最佳判決時刻(或稱為最佳相 位時刻)對接收碼元進行抽樣判決。這就是所謂碼元同步，或稱位同 步。
實現(xiàn)位同步的方法和載波同步類似，也有直接法(又稱自同步法) 和插入導頻法(又稱外同步法)兩種。在自同步法中，比較常用的是 曼徹斯特編碼方法，由(1， 0)和(0， 1)表達數(shù)據(jù)位"0"和"1", 利用中間的邊沿信號對數(shù)據(jù)位的采樣過程進行同步。這些位同步方 式，基本采用具有確定頻率和確定時鐘的采樣，用以克服無線信號傳 輸過程產(chǎn)生的相位偏移對傳輸可靠性的影響。
在應用于諸如電子雷管系統(tǒng)的主從式直流載波通信系統(tǒng)中，采用 有線方式發(fā)送數(shù)據(jù)，且傳輸距離有限，因此，波形本身產(chǎn)生的相位偏 移可以忽略。但在從機中采用RC振蕩器提供時鐘信號后，時鐘本身 的不穩(wěn)定性和頻率的不確是性，會造成數(shù)據(jù)接收不可靠。因此，傳統(tǒng) 的位同步方式在主從式直流載波通信系統(tǒng)中的應用受到了限制。
在交替發(fā)送01數(shù)據(jù)的時候，采用曼徹斯特編碼方法會形成連續(xù) 的0或1，例如發(fā)送"01"時，實際發(fā)送的數(shù)據(jù)將為0110或者1001， 這就會使接收到的數(shù)據(jù)丟失數(shù)據(jù)位起始信息，從而存在數(shù)據(jù)解碼錯誤 的可能性。除此之外，有線傳輸過程中，在傳輸線路中存在的容抗和 感抗可能會導致波形產(chǎn)生畸變。波形邊沿的變化和不一致性，也使得 曼徹斯特編碼的自同步法在諸如電子雷管系統(tǒng)的應用受到了限制。 發(fā)明內(nèi)容本發(fā)明的目的在于解決上述現(xiàn)有技術(shù)的缺陷，提供一種能對發(fā)送 到從機的數(shù)據(jù)進行準確解碼的位同步解碼方法，通過設(shè)定接收數(shù)據(jù)的 起始信息的方式，提高了從機時鐘頻率不穩(wěn)定時數(shù)據(jù)解碼的準確性。
本發(fā)明的技術(shù)目的是通過以下技術(shù)方案實現(xiàn)的.-
本發(fā)明中所述的主從式直流載波通信系統(tǒng)，由一臺主機、 一臺或 者多臺從機、以及連接主機和從機的信號總線組成，從機并聯(lián)在由主 機引出的信號總線之間。在上述主從式直流載波通信系統(tǒng)中，從機內(nèi) 部的數(shù)據(jù)解調(diào)電路接收并解調(diào)主機發(fā)送來的信號，并輸出解調(diào)信號至 從機內(nèi)部的控制模塊。該控制模塊包含中央處理器、預定標器、串行 通信接口、輸入/輸出接口、和計數(shù)器。其中，串行通信接口對上述數(shù) 據(jù)解調(diào)電路輸出的解調(diào)信號進行采樣，并將采樣序列輸出至中央處理 器，由中央處理器對其進行解碼。
中央處理器接收到串行通信接口輸出的采樣序列后，執(zhí)行以下位 同步解碼流程對采樣序列進行解碼
第一步，中央處理器接受并監(jiān)測串行通信接口輸出的信號若接 收到下降沿信號，則執(zhí)行第二步；若未接收到，則繼續(xù)監(jiān)測。
第二步，中央處理器向計數(shù)器發(fā)送控制信號，啟動計數(shù)器對低電 平信號寬度進行計數(shù)。
第三步，中央處理器接收并繼續(xù)監(jiān)測串行通信接口輸出的信號-若接收到上升沿信號，則執(zhí)行第四步；若未接收到，則中央處理器繼 續(xù)監(jiān)測，計數(shù)器繼續(xù)計數(shù)。
第四步，讀取計數(shù)器中的計數(shù)值，并將其保存為低電平寬度計數(shù) 值。并且計數(shù)器繼續(xù)計數(shù)。
第五步，中央處理器接收并繼續(xù)監(jiān)測串行通信接口輸出的信號 若再次接收到下降沿信號，則執(zhí)行第六步；若未接收到，則執(zhí)行第九 步。
第六步，讀取計數(shù)器中的計數(shù)值，并將其保存為數(shù)據(jù)位寬度計數(shù)值。
第七步，中央處理器執(zhí)行數(shù)據(jù)位解碼進程。
第八步，中央處理器向計數(shù)器發(fā)送控制信號，將計數(shù)器清零；然后返回上述第二步。
第九步，中央處理器讀取計數(shù)器中的計數(shù)值，并判斷該計數(shù)值是 否與預設(shè)數(shù)據(jù)位寬度值相等若相等，則執(zhí)行第十步；若不相等，則 返回上述第五步。
第十步，結(jié)束本位同步解碼流程。
上述位同步解碼流程中，中央處理器監(jiān)測到下降沿信號即對接收 到的低電平信號開始計數(shù)，再次監(jiān)測到下降沿信號即停止計數(shù)并清零 計數(shù)器，認為該數(shù)據(jù)位接收結(jié)束并轉(zhuǎn)而接收下一數(shù)據(jù)位。執(zhí)行這樣的 處理流程，則無論待接收的數(shù)據(jù)位是"0"還是"1"，均將從機接收 到的下降沿信號作為接收數(shù)據(jù)的起始，從而避免了采用曼徹斯特編碼 方式導致的缺乏數(shù)據(jù)位起始信息的問題。
上述位同步解碼流程中的第八步，中央處理器按照以下步驟執(zhí)行 數(shù)據(jù)位解碼進程
步驟一，中央處理器依據(jù)低電平寬度計數(shù)值與數(shù)據(jù)位寬度計數(shù)值 計算高電平寬度計數(shù)值，S卩，數(shù)據(jù)位寬度計數(shù)值減去低電平寬度計數(shù) 值，即得到高電平寬度計數(shù)值。
步驟二，中央處理器依據(jù).低電平寬度計數(shù)值與高電平寬度計數(shù) 值，將串行通信接口輸出的數(shù)據(jù)位解碼若低電平寬度計數(shù)值與高電 平寬度計數(shù)值之間的關(guān)系符合表達數(shù)據(jù)位"1"的預設(shè)關(guān)系，則判定 該數(shù)據(jù)位為"1";若低電平寬度計數(shù)值與高電平寬度計數(shù)值之間的 關(guān)系符合表達數(shù)據(jù)位"0"的預設(shè)關(guān)系，則判定該數(shù)據(jù)位為"0";若 低電平寬度計數(shù)值與高電平寬度計數(shù)值之間的關(guān)系既不符合表達數(shù) 據(jù)位"1"的預設(shè)關(guān)系，也不符合表達數(shù)據(jù)位"0"的預設(shè)關(guān)系，則判 定該數(shù)據(jù)位為噪聲。
步驟三，結(jié)束本數(shù)據(jù)位解碼進程。
上述數(shù)據(jù)位解碼進程的技術(shù)方案，采用預設(shè)高電平寬度與低電平 寬度之間相對關(guān)系的方式，給出數(shù)據(jù)位"1"和數(shù)據(jù)位"0"的判定規(guī) 則。這種方式實現(xiàn)簡單、判定準確，提高了從機進行數(shù)據(jù)解碼的效率 和準確性。同時，在數(shù)據(jù)位"0"和"1"的判定規(guī)則中，預留了非"o" 和非"1"的過渡狀態(tài)，從而允許接收波形的邊沿可以存在一定的畸
7變，這也降低了對接收波形的要求。
作為上述解碼過程的優(yōu)選方案，將上述高電平寬度與低電平寬度 之間的預設(shè)關(guān)系設(shè)定為大小關(guān)系，則中央處理器對低電平寬度計數(shù)值 與高電平寬度計數(shù)值進行簡單的加減運算，即可對該數(shù)據(jù)位進行解 碼。采用這種大小關(guān)系判定接收到的數(shù)據(jù)位為"1"還是為"o"，最 大程度地降低了中央處理器的運算量，從而進一步提高了從機進行數(shù) 據(jù)解碼的效率。


圖1為本發(fā)明主從式直流載波通信系統(tǒng)的網(wǎng)路連接示意圖； 圖2為本發(fā)明中從機的內(nèi)部構(gòu)成示意圖； 圖3為本發(fā)明中從機控制模塊的構(gòu)成框圖； 圖4為本發(fā)明中位同步解碼流程的流程示意圖； 圖5為本發(fā)明中數(shù)據(jù)位解碼進程的一種實施方式的流程示意圖； 圖6為本發(fā)明中接收到的采樣序列的波形示意圖。
具體實施例方式
下面結(jié)合附圖和具體實施方式
對本發(fā)明的技術(shù)方案作進一步詳 細說明。
專利申請文件200810172410.9中給出的主從式直流載波通信系 統(tǒng)，包括一臺主機100、 一臺或者多臺從機200、以及連接主機100 和從機200的信號總線300，從機200并聯(lián)在由主機100引出的信號 總線300之間，如圖1。
圖2給出了從機200的內(nèi)部構(gòu)成框圖。其中，從機200內(nèi)部的通 信接口電路230由從機數(shù)據(jù)調(diào)制模塊231和從機數(shù)據(jù)解調(diào)模塊232構(gòu) 成。從機數(shù)據(jù)解調(diào)模塊232內(nèi)部的數(shù)據(jù)解調(diào)電路233接收并解調(diào)主機 IOO發(fā)送來的信號，并輸出解調(diào)信號至從機200內(nèi)部的控制模塊260。 控制模塊260又進一步包含中央處理器261、預定標器262、串行通 信接口 263、計數(shù)器264、和輸入/輸出接口 265，如圖3所示。串行 通信接口 263對上述數(shù)據(jù)解調(diào)電路233輸出的解調(diào)信號進行采樣，并 將采樣序列輸出至中央處理器261，由中央處理器261對其進行解碼。
上述中央處理器261接收到串行通信接口 263輸出的采樣序列后，執(zhí)行以下位同步解碼流程對采樣序列進行位同步解碼，如圖4， 采樣序列可參見圖6所示波形圖
第一步，中央處理器261接收并監(jiān)測串行通信接口 263輸出的信 號若接收到下降沿信號10，則執(zhí)行第二步；若未接收到，則繼續(xù)監(jiān) 測。由于在主從式載波通信系統(tǒng)中，在不進行數(shù)據(jù)傳輸時，主機需要 給從機提供電源，總線間保持為高輸出狀態(tài)，因此接收的數(shù)據(jù)位總是 從下降沿開始。通過對下降沿的判斷，就可以獲取數(shù)據(jù)位的起始同步 信息。
第二步，中央處理器261向計數(shù)器264發(fā)送控制信號，啟動計數(shù) 器264，使所述計數(shù)器264對接收到的低電平信號15的寬度開始計數(shù)。
第三步，中央處理器261接收并繼續(xù)監(jiān)測串行通信接口 263輸出 的信號，等待數(shù)據(jù)位的上升沿到達若接收到上升沿信號20，則表達 數(shù)據(jù)位的低電平接收完成，執(zhí)行第四步；若未接收到，則中央處理器 261繼續(xù)監(jiān)測，所述計數(shù)器264繼續(xù)對低電平信號15的寬度進行計數(shù)。
第四步，中央處理器261讀取計數(shù)器264中的計數(shù)值，并將其保 存為低電平寬度計數(shù)值Tn。所述計數(shù)器264保持計數(shù)狀態(tài)，繼續(xù)對 接收到的高電平信號25的寬度進行計數(shù)。
第五步，中央處理器261接收并繼續(xù)監(jiān)測串行通信接口 263輸出 的信號若接收到下降沿信號30，則表示本數(shù)據(jù)位接收完畢，開始接 收下一數(shù)據(jù)位，中央處理器261繼續(xù)執(zhí)行第六步；若未接收到，則執(zhí) 行第九步。
第六步，中央處理器.261讀取計數(shù)器264中的計數(shù)值，并將其保 存為數(shù)據(jù)位寬度計數(shù)值L。
第七步，中央處理器261執(zhí)行數(shù)據(jù)位解碼進程。
第八步，中央處理器261向計數(shù)器264發(fā)送控制信號，將計數(shù)器 264清零；然后返回上述第二步。
第九步，中央處理器261讀取計數(shù)器264中的計數(shù)值，并判斷該 計數(shù)值是否與預設(shè)數(shù)據(jù)位寬度值T相等若相等，則表示接收到的信 號的長度已達到單個數(shù)據(jù)位可能的最大寬度，表示數(shù)據(jù)接收結(jié)束，主 機結(jié)束向從機發(fā)送數(shù)據(jù)，系統(tǒng)恢復向從機供電的狀態(tài)，中央處理器261繼續(xù)執(zhí)行第十步；若不相等，則返回上述第五步，繼續(xù)等待接收下降 沿信號30。
第十步，結(jié)束本位同步解碼流程。
上述圖4所示位同步解碼流程中，中央處理器261監(jiān)測到下降沿 信號10即對接收到的低電平信號15開始計數(shù)，監(jiān)測到下降沿信號30 即停止計數(shù)并清零計數(shù)器264，認為該數(shù)據(jù)位接收結(jié)束，并開始對下 一數(shù)據(jù)位進行接收。執(zhí)行這樣的處理流程，則無論待接收的數(shù)據(jù)位是 "0"還是"1",均將從機接收到的下降沿信號作為數(shù)據(jù)位接收的起 始，從而避免了采用曼徹斯特編碼方式導致的缺乏數(shù)據(jù)位起始信息的 問題。
上述位同步解碼流程中的第八步，中央處理器261按照以下步驟 執(zhí)行數(shù)據(jù)位解碼進程，參見圖5:
步驟一，中央處理器261依據(jù)其內(nèi)部保存的低電平寬度計數(shù)值 Tn與數(shù)據(jù)位寬度計數(shù)值T,計算高電平寬度計數(shù)值T12，并有
步驟二，中央處理器261依據(jù)低電平寬度計數(shù)值Tn與高電平寬 度計數(shù)值丁12，將串行通信接口 263輸出的數(shù)據(jù)位解碼若計數(shù)值Tu 與計數(shù)值Tn之間的關(guān)系符合表達數(shù)據(jù)位"l"的預設(shè)關(guān)系，則判定該 數(shù)據(jù)位為"1";若計數(shù)值Tu與計數(shù)值Tn之間的關(guān)系符合表達數(shù)據(jù) 位"0"的預設(shè)關(guān)系，則判定該數(shù)據(jù)位為"0";若計數(shù)值Tu與計數(shù) 值Tu之間的關(guān)系既不符合表達數(shù)據(jù)位"l"的預設(shè)關(guān)系，也不符合表 達數(shù)據(jù)位"0"的預設(shè)關(guān)系，則判定該數(shù)據(jù)位為噪聲。
步驟三，結(jié)束本數(shù)據(jù)位解碼進程。
上述數(shù)據(jù)位解碼進程的技術(shù)方案，采用預設(shè)高電平寬度與低電平 寬度之間相對關(guān)系的方式，給出數(shù)據(jù)位"1"和數(shù)據(jù)位"0"的判定規(guī) 則。這種方式實現(xiàn)簡單、判定準確，從而提高了從機進行數(shù)據(jù)解碼的 效率和準確性。同時，在數(shù)據(jù)位"0"和"1"的判定規(guī)則中，預留了 非"0"和非"1"的過渡狀態(tài)，從而允許接收波形的邊沿可以存在一 定的畸變，這也降低了對接收波形的要求。
作為上述解碼過程的優(yōu)選方案，將上述低電平信號15的寬度與低電平信號25的寬度之間的預設(shè)關(guān)系設(shè)定為大小關(guān)系，則中央處理
器261對低電平寬度計數(shù)值與高電平寬度計數(shù)值進行簡單的加減運 算，即可對該數(shù)據(jù)位進行解碼。采用這種大小關(guān)系判定接收到的數(shù)據(jù) 位為"1"還是為"0"，最大程度地降低了中央處理器的運算量，從 而進一步提高了從機進行數(shù)據(jù)解碼的效率。
圖5給出了數(shù)據(jù)位解碼進程的一種實現(xiàn)方式。該實現(xiàn)方式中，在 計算出高電平寬度計數(shù)值T,2后，首先判斷該數(shù)據(jù)位是否為"1";若 不是，則再進一步判斷該數(shù)據(jù)位是否為"0";若仍然不是，則判斷 接收到的數(shù)據(jù)為噪聲。事實上，也可先判斷該數(shù)據(jù)位是否為"0"， 再判斷該數(shù)據(jù)位是否為"1"，并且這兩種實現(xiàn)方式完全等效。
結(jié)合圖6所示采樣序列的狹形，對本發(fā)明的位同步解碼方法再做 一詳細說明。
1. 對于主從式直流載波通信系統(tǒng)來說，主機100通過信號總線 300上電壓的變化向從機200發(fā)送數(shù)據(jù)，并且從機200正常工作所需 能量由主機100通過信號總線300提供。因此，當主機100不向從機 200發(fā)送數(shù)據(jù)時，信號總線300上保持為高電平信號60，主機100持 續(xù)地向從機200供電。
2. 經(jīng)由從機200內(nèi)部的從機數(shù)據(jù)解調(diào)模塊232解調(diào)出的解調(diào)信 號輸出到控制模塊260內(nèi)部的串行通信接口 263，由串行通信接口 263 采樣后輸出采樣序列至中央處理器261。
3. 中央處理器261持續(xù)地接收串行通信接口 263發(fā)送來的采樣 序列。具體如下 ，
中央處理器261監(jiān)測接收到下降沿信號IO，則向計數(shù)器264發(fā)送 控制信號，啟動計數(shù)器264對接收到的低電平信號15的寬度進行計 數(shù)。當中央處理器261監(jiān)測接吹到上升沿信號20，則讀取計數(shù)器264 中的計數(shù)值，并將其保存為低電平寬度計數(shù)值T11;計數(shù)器264繼續(xù) 對高電平信號25的寬度進行計數(shù)。若中央處理器261監(jiān)測接收到下 降沿信號30，則讀取計數(shù)器264中的計數(shù)值，并將其保存為數(shù)據(jù)位寬 度計數(shù)值T,。至此完成對一個數(shù)據(jù)位的接收。然后，中央處理器261 向計數(shù)器264發(fā)送控制信號，將計數(shù)器264中的計數(shù)值清零，開始對下一數(shù)據(jù)位的計數(shù)。依此類推。
而若計數(shù)器264中的計數(shù)值已達到預設(shè)數(shù)據(jù)位寬度值T，但中央 處理器261始終未接收到下降沿信號，則表示接收到的信號的長度已 達到單個數(shù)據(jù)位可能的最大寬度T，表示數(shù)據(jù)接收結(jié)束。此時，主機 100結(jié)束與從機200的通信，信號總線300上恢復為高電平信號60， 主機100繼續(xù)持續(xù)地向從機200供電。
4.中央處理器261依據(jù)低電平寬度計數(shù)值和數(shù)據(jù)位寬度計數(shù)值 及其預設(shè)關(guān)系，判斷接收到的數(shù)據(jù)位為"0"還是為"1"。以圖6所 示波形為例，若用低電平信號15的寬度小于高電平信號25的寬度這 一預設(shè)關(guān)系表達數(shù)據(jù)位"1"、用低電平信號35的寬度大于高電平信 號45的寬度這一預設(shè)關(guān)系表達數(shù)據(jù)位"0"，并且發(fā)送完兩數(shù)據(jù)位后 即結(jié)束發(fā)送，總線300上恢復為高電平信號60，則圖6所示波形可解 碼為"10"。
除將高低電平信號之間的關(guān)系預設(shè)為寬度計數(shù)值的大小關(guān)系外， 還可將其預設(shè)為比例關(guān)系等其他運算關(guān)系。但預設(shè)為大小關(guān)系，從機 的實現(xiàn)最簡單，所需的運算量最小，中央處理器能最快地做出判斷結(jié) 果。 .
權(quán)利要求
1.一種主從式直流載波通信系統(tǒng)中從機的位同步解碼方法，所述主從式直流載波通信系統(tǒng)由一臺主機、一臺或者多臺從機、以及連接所述主機和所述從機的信號總線組成，所述從機并聯(lián)在由所述主機引出的所述信號總線之間，所述從機內(nèi)部的數(shù)據(jù)解調(diào)電路接收并解調(diào)所述主機發(fā)送來的信號，并輸出解調(diào)信號至所述從機內(nèi)部的控制模塊；所述控制模塊包含中央處理器、預定標器、串行通信接口、輸入/輸出接口、和計數(shù)器；所述串行通信接口對所述解調(diào)信號進行采樣，并將采樣序列輸出至所述中央處理器，其特征在于所述中央處理器執(zhí)行以下位同步解碼流程對所述采樣序列進行解碼，第一步，所述中央處理器接收并監(jiān)測所述串行通信接口輸出的信號若接收到下降沿信號，則執(zhí)行第二步；若未接收到，則繼續(xù)監(jiān)測；第二步，所述中央處理器向所述計數(shù)器發(fā)送控制信號，啟動所述計數(shù)器對低電平信號寬度進行計數(shù)；第三步，所述中央處理器接收并繼續(xù)監(jiān)測所述串行通信接口輸出的信號若接收到上升沿信號，則執(zhí)行第四步；若未接收到，則所述中央處理器繼續(xù)監(jiān)測，所述計數(shù)器繼續(xù)計數(shù)；第四步，讀取所述計數(shù)器中的計數(shù)值，并將其保存為低電平寬度計數(shù)值；所述計數(shù)器繼續(xù)計數(shù)；第五步，所述中央處理器接收并繼續(xù)監(jiān)測所述串行通信接口輸出的信號若再次接收到下降沿信號，則執(zhí)行第六步；若未接收到，則執(zhí)行第九步；第六步，讀取所述計數(shù)器中的計數(shù)值，并將其保存為數(shù)據(jù)位寬度計數(shù)值；第七步，所述中央處理器執(zhí)行數(shù)據(jù)位解碼進程；第八步，所述中央處理器向所述計數(shù)器發(fā)送控制信號，將所述計數(shù)器清零；然后返回所述第二步；第九步，所述中央處理器讀取所述計數(shù)器中的計數(shù)值，并判斷該計數(shù)值是否與預設(shè)數(shù)據(jù)位寬度值相等若相等，則執(zhí)行第十步；若不相等，則返回所述第五步；第十步，結(jié)束本位同步解碼流程。
2. 按照權(quán)利要求l所述的位同步解碼方法，其特征在于 所述第八步按照以下步驟進行，步驟一，所述中央處理器依據(jù)所述低電平寬度計數(shù)值與所述數(shù)據(jù) 位寬度計數(shù)值計算高電平寬度計數(shù)值；步驟二，所述中央處理器依據(jù)所述低電平寬度計數(shù)值與所述高電 平寬度計數(shù)值，將所述串行通信接口輸出的數(shù)據(jù)位解碼若所述低電平寬度計數(shù)值與所述高電平寬度計數(shù)值之間的關(guān)系符合表達數(shù)據(jù)位"l"的預設(shè)關(guān)系，則判定該數(shù)據(jù)位為"1";若所述低電平寬度計數(shù)值與所述高電平寬度計數(shù)值之間的 關(guān)系符合表達數(shù)據(jù)位"0"的預設(shè)關(guān)系，則判定該數(shù)據(jù)位為"0";若所述低電平寬度計數(shù)值與所述高電平寬度計數(shù)值之間的 關(guān)系既不符合表達數(shù)據(jù)位"1"的預設(shè)關(guān)系，也不符合表達數(shù)據(jù) 位"0"的預設(shè)關(guān)系，則判定該數(shù)據(jù)位為噪聲。 步驟三，結(jié)束本數(shù)據(jù)位解碼進程。
3. 按照權(quán)利要求2戶力述的位同步解碼方法，其特征在于 所述預設(shè)關(guān)系為大小關(guān)系；所述中央處理器通過比較所述低電平寬度計數(shù)值與所述高電平 寬度計數(shù)值的大小，將所述串行通信接口輸出的采樣序列解碼。
全文摘要
本發(fā)明提供了一種主從式直流載波通信系統(tǒng)中從機的位同步解碼方法。中央處理器執(zhí)行位同步解碼流程對采樣序列進行解碼其一，中央處理器監(jiān)測到下降沿信號，則啟動計數(shù)器開始計數(shù)；其二，中央處理器監(jiān)測到上升沿信號，則讀取并保存計數(shù)器中的計數(shù)值為低電平寬度計數(shù)值；其三，中央處理器再次監(jiān)測到下降沿信號，則保存計數(shù)器中的計數(shù)值為數(shù)據(jù)位寬度計數(shù)值；其四，計算高電平寬度計數(shù)值，并判斷高、低電平寬度的計數(shù)值之間的關(guān)系是否表達數(shù)據(jù)位“0”或者“1”；最后，保存解碼結(jié)果，對下一數(shù)據(jù)位進行接收與解碼。如此技術(shù)方案，能對發(fā)送到從機的數(shù)據(jù)進行準確解碼，通過設(shè)定接收數(shù)據(jù)的起始信息的方式，提高了從機時鐘頻率不穩(wěn)定時數(shù)據(jù)解碼的準確性。
文檔編號H03M7/00GK101604161SQ20091008243
公開日2009年12月16日 申請日期2009年4月17日 優(yōu)先權(quán)日2009年4月17日
發(fā)明者星 劉, 張憲玉, 李風國, 賴華平, 顏景龍 申請人:北京銥缽隆芯科技有限責任公司