專利名稱：基于芯片內(nèi)建時鐘晶振的智能自校準(zhǔn)芯片及自校準(zhǔn)方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子技術(shù)領(lǐng)域，具體涉及一種基于芯片內(nèi)建時鉀晶振的智 能自校準(zhǔn)芯片，本發(fā)明還涉及基于芯片內(nèi)建時鐘晶振的智能自校準(zhǔn)方法。
背景技術(shù)：
時鐘晶振是在電子技術(shù)應(yīng)用領(lǐng)域廣泛使用的一種基礎(chǔ)器件，提供各種各 樣頻率的標(biāo)準(zhǔn)方波，此種方波主要用于數(shù)字系統(tǒng)時鐘，此方波主要有輸出電 平值、高低電平占空比、上升/下降時間、驅(qū)動能力、頻率等重要指標(biāo)要求。
在電子系統(tǒng)當(dāng)中，時鐘晶振主要分為外部獨(dú)立時鐘晶振和芯片內(nèi)建時鐘 晶振兩種。在整個系統(tǒng)應(yīng)用中，外部獨(dú)立時鐘晶振可以根據(jù)系統(tǒng)的要求給出 一個比較精確的時鐘頻率，便于調(diào)整，如果有問題只是更換晶振即可，對于 芯片內(nèi)建時鐘晶振來說，更能節(jié)省系統(tǒng)成本，減少體積，同時便于控制系統(tǒng) 的穩(wěn)定性，但是對于設(shè)計的時鐘頻率，由于現(xiàn)有的芯片生產(chǎn)工藝并不能很好
的控制其阻容值的精確度和晶圓位置誤差等問題，其總誤差在(+/-) 20%以 內(nèi)都是有可能的，所以對芯片內(nèi)建時鐘晶振，主要是解決生產(chǎn)成品頻率同設(shè) 計頻率在一定范圍內(nèi)發(fā)散的問題?，F(xiàn)在通行的方法是，在設(shè)計芯片的時候在 芯片中冗余的添加一些電阻、電容陣列，在得到產(chǎn)品后，通過更改這些電阻、 電容的連接關(guān)系來得到相對來說準(zhǔn)確的頻率。在這一調(diào)整過程中，如果要求 較準(zhǔn)確的值就需要每片芯片都由人工完成測試和調(diào)整的工作，對于操作者的 要求較高，效率相當(dāng)?shù)拖隆Ｈ绻皇穷愃朴诎?+/-) 20%的誤差調(diào)整到(+/-) 10%的誤差，則可以分生產(chǎn)批次進(jìn)行統(tǒng)一調(diào)整。但是這兩種方法都不理想。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種基于芯片內(nèi)建時鐘晶振的智能自校準(zhǔn)芯片， 來實(shí)現(xiàn)內(nèi)建于芯片中的基于芯片內(nèi)建時鐘晶振的自校準(zhǔn)，能夠同設(shè)計值高精 度匹配。
本發(fā)明的另一目的在于提供一種基于芯片內(nèi)建時鐘晶振的自校準(zhǔn)方法， 能夠?qū)⑿酒膬?nèi)建時鐘晶振的頻率誤差值控制在制造工藝和理論誤差的范 圍內(nèi)的任何誤差值上。
本發(fā)明采用的技術(shù)方案為， 一種基于芯片內(nèi)建時鐘晶振的智能自校準(zhǔn)芯 片，包括在芯片的內(nèi)部設(shè)置有內(nèi)建時鐘晶振、電阻陣列、電容陣列、芯片功 能邏輯、自校準(zhǔn)模塊，芯片與時鐘基準(zhǔn)源連接，自校準(zhǔn)模塊又包括了頻率比
較單元、累計單元、仲裁單元、數(shù)值加減單元和存儲單元；所述的時鐘基準(zhǔn) 源的1A輸出端同頻率比較單元的3B輸入端相連，內(nèi)建時鐘晶振的2A輸出 端同頻率比較單元的3A輸入端相連，內(nèi)建時鐘晶振的2C輸出端同芯片功 能邏輯的12A輸入端相連，頻率比較單元的3C輸出端同仲裁單元的5A輸 入端相連，累計單元的4A輸出端同仲裁單元的5D輸入端相連，仲裁單元 的5C輸出端同數(shù)值加減單元的6C輸入端相連接，仲裁單元的5B輸出端同 存儲單元的7A輸入端相連，數(shù)值加減單元的6A輸出端同頻率比較單元的 3D輸入端相連，數(shù)值加減單元的6A輸出端還同累計單元的4B輸入端相連， 數(shù)值加減單元的6B輸出端同電容陣列的9A輸入端相連，數(shù)值加減單元的 6B輸出端還同電阻陣列的8A輸入端相連，存儲單元的7B輸出端同電容陣 列的9C輸入端相連，存儲單元的7B輸出端還同電阻陣列的8C輸入端相連， 電阻陣列的8B輸出端同內(nèi)建時鐘晶振的2B輸入端相連，電容陣列的9B輸 出端同內(nèi)建時鐘晶振的2D輸入端相連。本發(fā)明采用的另一技術(shù)方案為， 一種基于芯片內(nèi)建時鐘晶振的智能自校 準(zhǔn)方法，該方法采用上述的芯片結(jié)構(gòu)，按照以下歩驟實(shí)施
步驟A、將初始確定的應(yīng)用陣列位數(shù)中間數(shù)數(shù)值作為基準(zhǔn)數(shù)據(jù)存入存儲 單元中，應(yīng)用陣列是指電阻、電容陣列，中間數(shù)數(shù)值是指應(yīng)用了一半的電阻、 電容時的值；
步驟B、將步驟A的基準(zhǔn)數(shù)據(jù)作為暫存數(shù)值輸入存儲單元中，根據(jù)暫存 數(shù)據(jù)進(jìn)行判斷， '
是最初的數(shù)據(jù)，其數(shù)據(jù)沒有被確認(rèn)為最終數(shù)據(jù)時，則進(jìn)入步驟D; 是需要校準(zhǔn)的情況，需要進(jìn)行加減操作最初數(shù)據(jù)，則進(jìn)入步驟C; 是已經(jīng)校準(zhǔn)過的情況，就直接應(yīng)用確定的最終數(shù)據(jù)，則進(jìn)入步驟H; 步驟C、利用數(shù)值加減單元對步驟B的暫存數(shù)據(jù)輸出進(jìn)行加減操作，得 到調(diào)整后的數(shù)據(jù)；
步驟D、根據(jù)步驟C得到的調(diào)整數(shù)據(jù)調(diào)整相應(yīng)的電阻陣列、電容陣列， 得到對應(yīng)的電阻、電容值*， '
步驟E、根據(jù)步驟D得到的電阻、電容值調(diào)整內(nèi)建時鐘晶振，得到調(diào)整 后的時鐘頻率，并將該調(diào)整后的時鐘頻率輸入芯片功能邏輯中；
步驟F、利用頻率比較單元，將步驟E得到的調(diào)整后的時鐘頻率與時鐘 基準(zhǔn)源給出的時鐘基準(zhǔn)源時鐘頻率進(jìn)行頻率比較，通過比較得到內(nèi)建時鐘晶 振是比預(yù)計的標(biāo)準(zhǔn)內(nèi)建時鐘頻率大、小、還是相等，頻率比較單元不停的進(jìn) 行比較，并將結(jié)果實(shí)時輸出到仲裁單元，如果調(diào)整后的時鐘頻率與時鐘基準(zhǔn) 源時鐘頻率不匹配，則返回到步驟B; '
步驟G、利用累計單元進(jìn)行計時計次操作，如果計時計次數(shù)值沒有達(dá)到 設(shè)計者自定義的額定值則返回到步驟B;步驟H、在存儲單元中存儲時鐘頻率校準(zhǔn)好的最終數(shù)據(jù)，此數(shù)據(jù)即為校 準(zhǔn)完成的結(jié)果數(shù)據(jù)。
本發(fā)明的自校準(zhǔn)方法能夠?qū)⑿酒膬?nèi)建時鐘晶振的頻率誤差值控制在 制造工藝和理論誤差的范圍內(nèi)的任何誤差值上，并且校準(zhǔn)過程中不需要人工 進(jìn)行干預(yù)，對大批量的有內(nèi)建時鐘晶振芯片的生產(chǎn)具有革命性的效率和品質(zhì) 的提高。


圖1是本發(fā)明自校準(zhǔn)芯片的結(jié)構(gòu)框圖； 圖2是本發(fā)明自校準(zhǔn)方法的工作流程圖。
圖中l(wèi).時鐘基準(zhǔn)源；2.內(nèi)建時鐘晶振；3.頻率比較單元；4.累計單元； 5.仲裁單元；6.數(shù)值加減單元；7.存儲單元；8.電阻陣列；9.電容陣列；10. 自校準(zhǔn)模塊；ll.芯片；12.芯片功能邏輯；A.應(yīng)用陣列位數(shù)中間數(shù)數(shù)值；B. 暫存數(shù)值；C.加減操作；D.產(chǎn)生相應(yīng)的時鐘晶振頻率；E.調(diào)整內(nèi)建時鐘晶振； F.兩種頻率進(jìn)行比較；G計時計次；H.存儲最終數(shù)據(jù)；I.結(jié)束；J.時鐘基準(zhǔn)源。
具體實(shí)施例方式
下面結(jié)合附圖和具體實(shí)施方式
對本發(fā)明進(jìn)行詳細(xì)說明。 ' 見圖1，本發(fā)明的自校準(zhǔn)芯片結(jié)構(gòu)是，包括在芯片11的內(nèi)部設(shè)置有內(nèi)建 時鐘晶振2、電阻陣列8、電容陣列9、芯片功能邏輯12、自校準(zhǔn)模塊IO， 芯片11的外部與時鐘基準(zhǔn)源1連接，其中自校準(zhǔn)模塊10又包括了頻率比較 單元3、可以計時計次的累計單元4、仲裁單元5、數(shù)值加減單元6和存儲單 元7。時鐘基準(zhǔn)源1的1A輸出端同頻率比較單元3的3B輸入端相連，內(nèi)建 時鐘晶振2的2A輸出端同頻率比較單元3的3A輸入端相連，內(nèi)建時鐘晶 振2的2C輸出端同芯片功能邏輯12的12A輸入端相連，頻率'比較單元3的3C輸出端同仲裁單元5的5A輸入端相連，累計單元4的4A輸出端同仲 裁單元5的5D輸入端相連，仲裁單元5的5C輸出端同數(shù)值加減單元6的 6C輸入端相連接，仲裁單元5的5B輸出端同存儲單元7的7A輸入端相連， 數(shù)值加減單元6的6A輸出端同頻率比較單元3的3D輸入端相連，數(shù)值加 減單元6的6A輸出端還同累計單元4的4B輸入端相連，數(shù)值加減單元6 的6B輸出端同電容陣列9的9A輸入端相連，數(shù)值加減單元6的6B輸出端 還同電阻陣列8的8A輸入端相連，存儲單元7的7B輸出端同電容陣列9 的9C輸入端相連，存儲單元7的7B輸出端還同電阻陣列8的8C輸入端相 連，電阻陣列8的犯輸出端同內(nèi)建時鐘晶振2的2B輸入端相，，電容陣 列9的9B輸出端同內(nèi)建時鐘晶振2的2D輸入端相連。
時鐘基準(zhǔn)源1為一個外部晶振或采用信號發(fā)生器提供信號源等情況，即 只要能提供一個穩(wěn)定準(zhǔn)確的時鐘源就可以了，時鐘基準(zhǔn)源1是一個外部提供 的基準(zhǔn)源，此基準(zhǔn)源的頻率越高精度越高則更有利于得到更精確的校準(zhǔn)后的 芯片內(nèi)建時鐘。
芯片11是包括了常見的可以進(jìn)行手工調(diào)節(jié)的內(nèi)建時鐘部分，內(nèi)建時鐘 晶振2、電阻陣列8、電容陣列9和自校準(zhǔn)模塊10。芯片功能邏,12是芯片 的所完成的功能邏輯部分，芯片內(nèi)部構(gòu)建一定數(shù)量的電阻、電容陣列，構(gòu)建 的電阻、電容陣列的數(shù)量多少，根據(jù)要求調(diào)整的精度進(jìn)行具體設(shè)定，這一部 分電阻、電容陣列主要是對內(nèi)建時鐘晶振進(jìn)行阻容值的調(diào)整，以此達(dá)到調(diào)節(jié) 內(nèi)建時鐘晶振頻率的目的，此部分根據(jù)不同芯片的要求不同，內(nèi)建時鐘晶振 2供給芯片功能邏輯12正常工作的標(biāo)準(zhǔn)時鐘頻率。
內(nèi)建時鐘晶振2是需要進(jìn)行校準(zhǔn)的目標(biāo)晶振，此內(nèi)建時鐘晶振有一個設(shè) 計的目標(biāo)值，供給芯片作為基礎(chǔ)時鐘使用。內(nèi)建時鐘晶振2為一取芯片內(nèi)部的oscillator,基本可以適應(yīng)各個型號，如各芯片制造廠商提供的oscillator 等，本發(fā)明內(nèi)建時鐘晶振的自校準(zhǔn)方法可以針對各種不同的內(nèi)建時鐘晶振。
自校準(zhǔn)模塊10是基于芯片內(nèi)建時鐘晶振的自校準(zhǔn)方法的核心部分，其 包括頻率比較單元3、累計單元4、仲裁單元5、數(shù)值加減單元6、存儲單元 7。自校準(zhǔn)模塊10對內(nèi)建的時鐘晶振是否達(dá)到設(shè)計目標(biāo)值，進(jìn)行智能化的校 準(zhǔn)，使其迅速達(dá)到目標(biāo)值，其精度主要取決于電阻、電容陣列的規(guī)模，其規(guī) 模越大，則精度越高，但其規(guī)模越大，則芯片的面積越大，所以此精度可根 據(jù)實(shí)際需要進(jìn)行相應(yīng)的調(diào)整，以得到精度和面積的最優(yōu)比。
頻率比較單元3采用標(biāo)準(zhǔn)比較器或者采用循環(huán)型計數(shù)器等計時高低電平 時間來實(shí)現(xiàn)，具體采用的種類和型號根據(jù)要求校準(zhǔn)的時鐘精度而定，頻率比 較單元3是對時鐘基準(zhǔn)源1和內(nèi)建時鐘晶振2的時鐘頻率進(jìn)行比較，比較是 以時鐘基準(zhǔn)源1作為基礎(chǔ)進(jìn)行的，通過比較得到內(nèi)建時鐘晶振2是比預(yù)計的 標(biāo)準(zhǔn)內(nèi)建時鐘大、小、還是相等，頻率比較單元3不停的進(jìn)行比較后將結(jié)果 實(shí)時輸出，給出結(jié)果到仲裁單元5。
累計單元4為按次累計的標(biāo)準(zhǔn)計數(shù)器，如循環(huán)計數(shù)器等，其位數(shù)根據(jù)要 求校準(zhǔn)的時鐘精度而定，累計單元4是和頻率比較單元3并行執(zhí)行的，對頻 率比較單元3比較的大、小、相等的結(jié)果在一段預(yù)定時間內(nèi)進(jìn)行計次累計， 看是否滿足在此段時間內(nèi)連續(xù)累計計數(shù)大、小、相等的次數(shù)，把累計結(jié)果情 況輸出送到仲裁單元5。
仲裁單元5可以采用多種方式實(shí)現(xiàn)，如采用一般的編解碼器對輸入輸出 數(shù)據(jù)進(jìn)行操作，根據(jù)相應(yīng)的情況進(jìn)行編解碼得出相應(yīng)的操作，仲裁單元5是 對頻率比較單元3輸出的比較結(jié)果大、小、相等，同累計單元4輸出的是否 滿足連續(xù)達(dá)到一定量的大、小、相等的比較結(jié)果次數(shù)，進(jìn)行仲裁，看是否內(nèi)建時鐘晶振2的時鐘頻率達(dá)到了預(yù)設(shè)的標(biāo)準(zhǔn)時鐘，如果達(dá)到了，就把校準(zhǔn)的基礎(chǔ)數(shù)據(jù)傳送給存儲單元7，同時結(jié)束時鐘的校準(zhǔn)，如果沒有達(dá)到，就把判斷結(jié)果是偏大還是偏小的信息傳送給數(shù)值加減單元6。數(shù)值加減單元6可以采用一個標(biāo)準(zhǔn)加法器實(shí)現(xiàn)加1、減1操作，每次給前值加1個值或給前值減1個值來實(shí)現(xiàn)此功能。仲裁單元5還會記錄上一次調(diào)整數(shù)據(jù)是調(diào)整變大還是變小，如果在緊接著的一次調(diào)整結(jié)果是反向了，也就是說前一次是調(diào)整變大，后一次是調(diào)整變小，或者是前一次是調(diào)整變小，后一次是調(diào)整變大，出現(xiàn)此種情況則采用當(dāng)前的數(shù)據(jù)作為校準(zhǔn)后的數(shù)據(jù)，把此數(shù)據(jù)傳輸給存儲單元7，
(存儲單元7如為EEPROM、 OPT、寄存器等)，同時結(jié)束時鐘的校準(zhǔn)。數(shù)據(jù)加減單元6根據(jù)仲裁單元5給出的調(diào)整數(shù)據(jù)是偏大還是偏小的!言息，對基礎(chǔ)的校準(zhǔn)數(shù)據(jù)迸行相應(yīng)的減小或者增加調(diào)整，把調(diào)整后的數(shù)據(jù)傳送給電阻陣列8和電容陣列9，改變其電阻和電容值，同時對頻率比較單元3和累計單元4進(jìn)行復(fù)^^重新進(jìn)行計算。存儲單元7是對校準(zhǔn)的最終數(shù)據(jù)進(jìn)行保存，以此數(shù)據(jù)為依據(jù)更改電阻陣列8和電容陣列9的電阻電容值。
電阻陣列8最小為一個2X2的電阻陣列，最大根據(jù)設(shè)計精度要求和芯片可承受面積來確定，電阻的構(gòu)成可為poly電阻、metal電阻、MOS電阻等等。電阻陣列8是每個電阻值都相同的電阻組成一個陣列，可以宇一定的范
圍內(nèi)通過串并聯(lián)聯(lián)通或關(guān)閉調(diào)整整個陣列的電阻輸出值。
電容陣列9最小為一個2X2的電容陣列，最大根據(jù)設(shè)計精度要求和芯片可承受面積來確定，電容的構(gòu)成可為poly電容、metal電容、MOS電容等等。電容陣列9是每個電容值都相同的電阻組成一個陣列，可以在一定的范圍內(nèi)通過串并聯(lián)聯(lián)通或關(guān)閉調(diào)整整個陣列的電容輸出值。
本發(fā)明的方法是在現(xiàn)有的芯片內(nèi)建時鐘晶振的基礎(chǔ)上，根據(jù)后期對精度的要求對電阻、電容陣列的規(guī)模進(jìn)行相應(yīng)的匹配，精度要求越高，則阻容陣列越大，精度要求越低，則阻容陣列越小。根據(jù)相應(yīng)的陣列的位數(shù)數(shù)值大小，
建立相應(yīng)的可更改的存儲單元(如電可擦寫可編程只讀存儲器EEPROM,等)，或者根據(jù)需要調(diào)整為單次寫入的存儲單元(如單次編程存.儲器OTP，
等)，以此來調(diào)整電阻、電容陣列的阻容值。
本發(fā)明的工作原理為對于在存儲單元中寫入數(shù)值的確定，是通過自校準(zhǔn)模塊來實(shí)現(xiàn)的。在外部需要有一個較準(zhǔn)確的且頻率較高的頻率源作為基準(zhǔn)，對自校準(zhǔn)模塊設(shè)置有初始的目標(biāo)頻率值，此目標(biāo)頻率值可以根據(jù)所需要的目標(biāo)值進(jìn)行相應(yīng)的調(diào)整。在自校準(zhǔn)模塊同時還設(shè)置有一個初始化的應(yīng)用陣列位數(shù)中間數(shù)數(shù)值，此數(shù)值是對阻容陣列進(jìn)行相應(yīng)調(diào)整的基準(zhǔn)值。自校準(zhǔn)模塊讀入芯片內(nèi)建時鐘晶振的頻率同目標(biāo)頻率值進(jìn)行連續(xù)比較，在定的時間范圍內(nèi)，連續(xù)比較得到一個預(yù)定的次數(shù)值，則判斷出芯片內(nèi)建時鐘晶振同目標(biāo)頻率值的差異，判斷出其差異是偏大、偏小還是相同。如果初始就相同則把其初始化的應(yīng)用陣列位數(shù)中間數(shù)數(shù)值寫入到相應(yīng)的可更改的存儲單元(如EEPROM等)，或者單次寫入的存儲單元(如OTP等)，作為校準(zhǔn)值，則此芯片的內(nèi)建時鐘晶振已經(jīng)校準(zhǔn)成為標(biāo)準(zhǔn)的頻率。如果判斷出其差異是偏大或偏小，則對其初始化的應(yīng)用陣列位數(shù)中間數(shù)數(shù)值進(jìn)行相應(yīng)的加減操作，調(diào)整此數(shù)值，也就是對阻容陣列進(jìn)行了相應(yīng)的調(diào)整，則再次對自校準(zhǔn)模塊讀入的芯片內(nèi)建時鐘晶振的頻率同目標(biāo)頻率值進(jìn)行連續(xù)比較，如果相等則記錄此數(shù)值寫入到相應(yīng)的可更改的存儲單元(如EEPROM等)，或者單次寫入的存儲單元(如OTP等)，作為校準(zhǔn)值，則此芯片的內(nèi)建時鐘晶振已經(jīng)校準(zhǔn)稱為標(biāo)準(zhǔn)的頻率。如果還是同此次調(diào)整前類似的出現(xiàn)通向的差異，偏大的繼續(xù)偏大，偏小的繼續(xù)偏小，則繼續(xù)對其初始化的應(yīng)用陣列位數(shù)中間數(shù)數(shù)值進(jìn)行相應(yīng)的加減操作，繼續(xù)完成上邊的操作，直到得到相等的情況，把相等時的數(shù)值寫
入到相應(yīng)的可更改的存儲單元(如EEPROM等)，或者單次寫入的存儲單元(如OTP等)，作為校準(zhǔn)值，則此芯片的內(nèi)建時鐘晶振已經(jīng)校準(zhǔn)稱為標(biāo)準(zhǔn)的頻率。另外還有一種情況就是，在一次調(diào)整前，比較值是偏大(偏小)，在一次調(diào)整后，比較值就直接反向了是偏小(偏大)，并沒有出現(xiàn)^等的情況，此種情況也就是已經(jīng)達(dá)到了這個阻容陣列的精度極限值了，規(guī)定直接取當(dāng)前值作為最終校準(zhǔn)值，把此數(shù)值寫入到相應(yīng)的可更改的存儲單元(如EEPROM等)，或者單次寫入的存儲單元(如OTP等)，作為校準(zhǔn)值，則此芯片的內(nèi)建時鐘晶振已經(jīng)校準(zhǔn)稱為標(biāo)準(zhǔn)的頻率。這個頻率同目標(biāo)頻率是有一個固有誤差的，這個誤差值在設(shè)計時是已經(jīng)知道的，也就是說在阻容陣列的規(guī)模上和頻率誤差上取得了一個相應(yīng)的平衡，此誤差為設(shè)計可接受誤差。參照圖2，本發(fā)明的自校準(zhǔn)方法，按照以下具體步驟實(shí)施將初始確定的應(yīng)用陣列位數(shù)中間數(shù)數(shù)值A(chǔ)(應(yīng)用陣列是指電阻、電容陣列，中間數(shù)數(shù)值是指應(yīng)用了一半的電阻、電容時候的情況)為基準(zhǔn)數(shù)據(jù)(對應(yīng)存儲于存儲單元7中)，放入暫存數(shù)值B中(對應(yīng)存儲于存儲單元7中)，根據(jù)暫存數(shù)據(jù)是否直接應(yīng)用最初數(shù)據(jù)、是否需要進(jìn)行加減操作數(shù)據(jù)、還是直接應(yīng)用最終數(shù)據(jù)的這三種情況分別有三組流程進(jìn)行，第一種，如果是最初數(shù)據(jù)則進(jìn)行R1流程，按照此路徑，暫存數(shù)值B (對應(yīng)存儲于存儲單元7中)中的初始數(shù)據(jù)到產(chǎn)生相應(yīng)的時鐘晶振頻率D (對應(yīng)的通過電阻陣列8、電容陣列9和內(nèi)建時鐘晶振2構(gòu)成)步驟，調(diào)整相應(yīng)的阻容陣列得到對應(yīng)阻容值，調(diào)整內(nèi)建時鐘晶振E (通過內(nèi)建時鐘晶振2實(shí)現(xiàn))得到相應(yīng)的調(diào)整時鐘頻率，此調(diào)整時鐘頻率與時鐘基準(zhǔn)源J(通過外部時鐘基準(zhǔn)源1得到)產(chǎn)生的源時鐘頻率進(jìn)行頻率比較F (通過頻率比較單元3實(shí)現(xiàn))，如果頻率不一致則進(jìn)行Nl流程返回到暫存數(shù)值B (對應(yīng)存儲于存儲單元7中)階段，在此情況下則要進(jìn)行R3流程，如果滿足一致的條件則進(jìn)行Yl流程，進(jìn)入到計時計次G (通過累計單元4實(shí)現(xiàn))步驟，對滿足此條件的情況進(jìn)行在一定時間內(nèi)的計數(shù)操作，如果計時計次值沒有達(dá)到額定值則進(jìn)行N2流程返回到暫存數(shù)值B (對應(yīng)存儲于存儲單元7中)階段，在此情況下則進(jìn)行R3流程，如果達(dá)到了額定值則進(jìn)行Y2流程，把此校準(zhǔn)的數(shù)據(jù)值存入存儲最終數(shù)據(jù)H (對應(yīng)存儲于存儲單元7中實(shí)現(xiàn))，則此校準(zhǔn)過程進(jìn)入結(jié)束I (對應(yīng)存儲于存儲單元7中實(shí)現(xiàn))階段，校準(zhǔn)流程結(jié)束。第二種，如果需要進(jìn)行加減操作數(shù)據(jù)則進(jìn)行R2流程，按照此路徑，暫存數(shù)值B (對應(yīng)存儲于存儲單元7中)中的初始數(shù)據(jù)送入到加減操作C (通過加減單元6實(shí)現(xiàn))中根據(jù)Nl或N2流程返回的信息，進(jìn)行加減操作，得到調(diào)整后的數(shù)據(jù)到產(chǎn)生相應(yīng)的時鐘晶振頻率D (對應(yīng)的通過電阻陣列8、電容陣列9和內(nèi)建時鐘晶振2構(gòu)成)步驟，調(diào)整相應(yīng)的阻容陣列得到對應(yīng)阻容值，調(diào)整內(nèi)建時鐘晶振E (通過內(nèi)建時鐘晶振2實(shí)現(xiàn))得到相應(yīng)的時鐘頻率，此時鐘頻率同時鐘基準(zhǔn)源J (通過外部時鐘基準(zhǔn)源l得到)產(chǎn)生的時鐘頻率進(jìn)行比較F(通過模塊頻率比較單元3實(shí)現(xiàn))，由仲裁單元5做出處理指令，如果頻率不一致則進(jìn)行N1流程返回到暫存數(shù)值B (對應(yīng)存儲于存儲單元7中)階段，在此情況下則要進(jìn)行R3流程，如果滿足條件則進(jìn)行Yl流程，進(jìn)入到計時計次G (通過累計單元4實(shí)現(xiàn))步驟，對滿足此條件的情況進(jìn)行在一定時間內(nèi)的計數(shù)操作，如果沒有達(dá)到額定值則進(jìn)行N2流程返回到暫存數(shù)值B (對應(yīng)存儲于存儲單元7中)階段，在此情況下則進(jìn)行R3流程，如果達(dá)到了額定值則迸行Y2流程，把此校準(zhǔn)的數(shù)據(jù)值存入存儲最終數(shù)據(jù)H (對應(yīng)存儲于存儲單元7中實(shí)現(xiàn))，則此校準(zhǔn)過程進(jìn)入結(jié)束I (對應(yīng)存儲于存儲單元7中實(shí)現(xiàn))階段，校準(zhǔn)流程結(jié)束。如果通過此過程還是不滿足要求就繼續(xù)通過Nl或N2流程返回暫存數(shù)值B(對應(yīng)存儲于存儲單元7中)再次進(jìn)行R2流程，直到滿足要求，如果在一次調(diào)整前，兩種頻率進(jìn)行比較F (通過頻率比較單元3實(shí)現(xiàn))的階段，比較值是偏大(偏小)，在一次調(diào)整后，比較值就直接反向了是偏小(偏大)，并沒有出現(xiàn)相等的情況，此種情況也就是已經(jīng)達(dá)到了這個阻容陣列的精度極限值了，我們規(guī)定直接取當(dāng)前值作為最終校準(zhǔn)值，此種情況下則直接把此校準(zhǔn)的數(shù)據(jù)值存入存儲最終數(shù)據(jù)H (對應(yīng)存儲于存儲單元7中實(shí)現(xiàn))，則此校準(zhǔn)過程進(jìn)入結(jié)束I (對應(yīng)存儲于存儲單元7中實(shí)現(xiàn))階段，校準(zhǔn)流程結(jié)束。第三種，如果是已經(jīng)校準(zhǔn)過的情況就直接應(yīng)用最終數(shù)據(jù)則進(jìn)行R3流程，由暫存數(shù)值B (對應(yīng)存儲于存儲單元7中)直接跳轉(zhuǎn)到存儲最終數(shù)據(jù)H (對應(yīng)存儲于存儲單元7中實(shí)現(xiàn))，則直接此校準(zhǔn)過程進(jìn)入結(jié)束I (對應(yīng)存儲于存儲單元7中實(shí)現(xiàn))階段，校準(zhǔn)流程結(jié)束。
通過這一智能自校準(zhǔn)過程，能抵消生產(chǎn)工藝中做不準(zhǔn)的固有^差，排除它對芯片內(nèi)建時鐘晶振精度的干擾，以及由其它相關(guān)因素引起的對芯片內(nèi)建時鐘晶振精度的干擾，進(jìn)行歸一化的智能自動調(diào)整使其進(jìn)行收斂，得到預(yù)期的標(biāo)準(zhǔn)時鐘。芯片的內(nèi)建時鐘晶振就會完全達(dá)到設(shè)計要求的頻率，此誤差從理論上來說可以達(dá)到零誤差，但是根據(jù)相應(yīng)的頻率精度誤差和芯片面積的綜合考慮，可以把誤差值控制在制造工藝和理論誤差的范圍內(nèi)的任何誤差值上，即在(+/-) 20%到0區(qū)間內(nèi)。這個智能化的自校準(zhǔn)過程不需要人工進(jìn)行干預(yù)，其速度根據(jù)校準(zhǔn)的目標(biāo)頻率相關(guān)，其具體時間是人所不能麵覺的，對大批量的有內(nèi)建時鐘晶振芯片的生產(chǎn)有革命性的效率和品質(zhì)的提高。
權(quán)利要求
1、一種基于芯片內(nèi)建時鐘晶振的智能自校準(zhǔn)芯片，包括在芯片(11)的內(nèi)部設(shè)置有內(nèi)建時鐘晶振(2)、電阻陣列(8)、電容陣列(9)、芯片功能邏輯(12)、自校準(zhǔn)模塊(10)，芯片(11)與時鐘基準(zhǔn)源(1)連接，其特征在于自校準(zhǔn)模塊(10)又包括了頻率比較單元(3)、累計單元(4)、仲裁單元(5)、數(shù)值加減單元(6)和存儲單元(7)，所述的時鐘基準(zhǔn)源(1)的1A輸出端同頻率比較單元(3)的3B輸入端相連，內(nèi)建時鐘晶振(2)的2A輸出端同頻率比較單元(3)的3A輸入端相連，內(nèi)建時鐘晶振(2)的2C輸出端同芯片功能邏輯(12)的12A輸入端相連，頻率比較單元(3)的3C輸出端同仲裁單元(5)的5A輸入端相連，累計單元(4)的4A輸出端同仲裁單元(5)的5D輸入端相連，仲裁單元(5)的5C輸出端同數(shù)值加減單元(6)的6C輸入端相連接，仲裁單元(5)的5B輸出端同存儲單元(7)的7A輸入端相連，數(shù)值加減單元(6)的6A輸出端同頻率比較單元(3)的3D輸入端相連，數(shù)值加減單元(6)的6A輸出端還同累計單元(4)的4B輸入端相連，數(shù)值加減單元(6)的6B輸出端同電容陣列(9)的9A輸入端相連，數(shù)值加減單元(6)的6B輸出端還同電阻陣列(8)的8A輸入端相連，存儲單元(7)的7B輸出端同電容陣列(9)的9C輸入端相連，存儲單元(7)的7B輸出端還同電阻陣列(8)的8C輸入端相連，電阻陣列(8)的8B輸出端同內(nèi)建時鐘晶振(2)的2B輸入端相連，電容陣列(9)的9B輸出端同內(nèi)建時鐘晶振(2)的2D輸入端相連。
2、 一種基于芯片內(nèi)建時鐘晶振的智能自校準(zhǔn)方法，其特征在于該方法采用一種芯片結(jié)構(gòu)，該結(jié)構(gòu)包括在芯片(11)的內(nèi)部設(shè)置有內(nèi)建時鐘晶 振(2)、電阻陣列(8)、電容陣列(9)、芯片功能邏輯(12)、自校準(zhǔn)模塊 (10)，芯片(11)的外部與時鐘基準(zhǔn)源(1)連接，所述的自校準(zhǔn)模塊(10)又包括了頻率比較單元(3)、累計單元(4)、 仲裁單元(5)、數(shù)值加減單元(6)和存儲單元(7)，所述的時鐘基準(zhǔn)源(1)的1A輸出端同頻率比較單元(3)的3B輸入 端相連，內(nèi)建時鐘晶振(2)的2A輸出端同頻率比較單元(3)的3A輸入 端相連，內(nèi)建時鐘晶振(2)的2C輸出端同芯片功能邏輯(12)的12A輸 入端相連，頻率比較單元(3)的3C輸出端同仲裁單元(5)的5A輸入端 相連，累計單元(4)的4A輸出端同仲裁單元(5)的5D輸入端相連，仲 裁單元(5)的5C輸出端同數(shù)值加減單元(6)的6C輸入端相蓬接，仲裁 單元(5)的5B輸出端同存儲單元(7)的7A輸入端相連，數(shù)值加減單元 (6)的6A輸出端同頻率比較單元(3)的3D輸入端相連，數(shù)值加減單元 (6)的6A輸出端還同累計單元(4)的4B輸入端相連，數(shù)值加減單元(6) 的6B輸出端同電容陣列(9)的9A輸入端相連，數(shù)值加減單元(6)的6B 輸出端還同電阻陣列(8)的8A輸入端相連，存儲單元(7)的7B輸出端 同電容陣列(9)的9C輸入端相連，存儲單元(7)的7B輸出端還同電阻 陣列(8)的8C輸入端相連，電阻陣列(8)的8B輸出端同內(nèi)i時鐘晶振 (2)的2B輸入端相連，電容陣列(9)的9B輸出端同內(nèi)建時鐘晶振(2) 的2D輸入端相連，該方法利用上述芯片結(jié)構(gòu)，按照以下步驟實(shí)施-步驟A、將初始確定的應(yīng)用陣列位數(shù)中間數(shù)數(shù)值作為基準(zhǔn)數(shù)據(jù)存入存儲 單元(7)中，應(yīng)用陣列是指電阻、電容陣列，中間數(shù)數(shù)值是指應(yīng)用了一半的電阻、電容時的值；步驟B、將步驟A的基準(zhǔn)數(shù)據(jù)作為暫存數(shù)值輸入存儲單元(7)中，根 據(jù)暫存數(shù)據(jù)進(jìn)行判斷，是最初的數(shù)據(jù)，其數(shù)據(jù)沒有被確認(rèn)為最終數(shù)據(jù)時，則進(jìn)入步驟D;是需要校準(zhǔn)的情況，需要進(jìn)行加減操作最初數(shù)據(jù)，則進(jìn)入步驟C;是已經(jīng)校準(zhǔn)過的情況，就直接應(yīng)用確定的最終數(shù)據(jù)，則進(jìn)入步驟H;步驟C、利用數(shù)值加減單元(6)對步驟B的暫存數(shù)據(jù)輸出進(jìn)行加減操 作，得到調(diào)整后的數(shù)據(jù)；步驟D、根據(jù)步驟C得到的調(diào)整數(shù)據(jù)調(diào)整相應(yīng)的電阻陣列(8)、電容陣 列(9)，得到對應(yīng)的電阻、電容值；步驟E、根據(jù)步驟D得到的電阻、電容值調(diào)整內(nèi)建時鐘晶振(2)，得到 調(diào)整后的時鐘頻率，并將該調(diào)整后的時鐘頻率輸入芯片功能邏輯(12)中；步驟F、利用頻率比較單元(3)，將步驟E得到的調(diào)整后的時鐘頻率與 時鐘基準(zhǔn)源(1)給出的時鐘基準(zhǔn)源時鐘頻率進(jìn)行頻率比較，通過比較得到 內(nèi)建時鐘晶振(2)是比預(yù)計的標(biāo)準(zhǔn)內(nèi)建時鐘頻率大、小、還是相等，頻率 比較單元(3)不停的進(jìn)行比較，并將結(jié)果實(shí)時輸出到仲裁單元(5)，如果 調(diào)整后的時鐘頻率與時鐘基準(zhǔn)源時鐘頻率不匹配，則返回到步驟B;步驟G、利用累計單元(4)進(jìn)行計時計次操作，如果計時計次數(shù)值沒 有達(dá)到設(shè)計者自定義的額定值則返回到步驟B;步驟H、在存儲單元(7)中存儲時鐘頻率校準(zhǔn)好的最終數(shù)據(jù)，此數(shù)據(jù) 即為校準(zhǔn)完成的結(jié)果數(shù)據(jù)。
全文摘要
本發(fā)明公開了一種基于芯片內(nèi)建時鐘晶振的智能自校準(zhǔn)芯片，還公開了基于該芯片的智能自校準(zhǔn)方法，將初始確定的應(yīng)用陣列位數(shù)中間數(shù)數(shù)值作為基準(zhǔn)數(shù)據(jù)存入存儲單元中；將基準(zhǔn)數(shù)據(jù)作為暫存數(shù)值輸入存儲單元中，根據(jù)暫存數(shù)據(jù)進(jìn)行判斷是最初的數(shù)據(jù)、或者是需要校準(zhǔn)的情況、或者是已經(jīng)校準(zhǔn)過的情況；對暫存數(shù)據(jù)輸出進(jìn)行加減操作得到調(diào)整數(shù)據(jù)；根據(jù)調(diào)整數(shù)據(jù)調(diào)整相應(yīng)的電阻陣列、電容陣列以及調(diào)整后的時鐘頻率，并將該調(diào)整后的時鐘頻率與基準(zhǔn)源時鐘頻率進(jìn)行比較，再進(jìn)行計時計次操作，循環(huán)進(jìn)行，找到最優(yōu)值，在存儲單元中存儲時鐘頻率校準(zhǔn)好的最終數(shù)據(jù)。本發(fā)明的自校準(zhǔn)方法能將芯片內(nèi)建時鐘晶振的時鐘頻率誤差值控制在更高精度的范圍內(nèi)。
文檔編號H03L7/06GK101552606SQ20091002227
公開日2009年10月7日 申請日期2009年4月29日 優(yōu)先權(quán)日2009年4月29日
發(fā)明者余寧梅, 曹新亮, 喆 楊, 維 高 申請人:西安理工大學(xué)