專(zhuān)利名稱(chēng)：用于高頻dc-dc轉(zhuǎn)換器的通用和容錯(cuò)多相數(shù)字pwm控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及可編程數(shù)字脈寬調(diào)制器(DP麗)。
背景技術(shù)：
多相轉(zhuǎn)換器被廣泛地用作電子設(shè)備的電源。在計(jì)算機(jī)系統(tǒng)中，為了向微處理器提 供穩(wěn)定電壓，經(jīng)常使用以2至64個(gè)相操作的交織多相拓?fù)?。它們可以提供?. 9V至5V范 圍的穩(wěn)定電壓并且供應(yīng)大量的電流，在某些應(yīng)用中，該電流的量可以達(dá)到150A。在現(xiàn)代電視 機(jī)和消費(fèi)者電子設(shè)備中，使用多個(gè)轉(zhuǎn)換器來(lái)向不同系統(tǒng)塊提供不同的供應(yīng)電壓。還可以在 系統(tǒng)中找到并行運(yùn)行的多相轉(zhuǎn)換器，該系統(tǒng)的功耗隨時(shí)間增加。示例包括計(jì)算機(jī)服務(wù)器和 大型通信系統(tǒng)，在它們中可以添加新的系統(tǒng)塊(單元)以提高系統(tǒng)功率運(yùn)送能力。
傳統(tǒng)地，使用專(zhuān)用模擬電路來(lái)實(shí)施用于這些電源的控制器。為了實(shí)施，它們通常需 要大量的外部無(wú)源元件，并且已經(jīng)證明當(dāng)它們與并行轉(zhuǎn)換器一起運(yùn)行時(shí)，易于產(chǎn)生穩(wěn)定性 問(wèn)題。另外，它們經(jīng)常被設(shè)計(jì)為僅用于控制非常特定的功率級(jí)。 作為有價(jià)值的可選方案，可以應(yīng)用數(shù)字控制器。在多級(jí)轉(zhuǎn)換器中，數(shù)字控制器相對(duì) 于傳統(tǒng)模擬解決方案的優(yōu)點(diǎn)變得更加明顯。潛在地，它們可以導(dǎo)致用較少數(shù)量的組件來(lái)實(shí) 現(xiàn)系統(tǒng)，允許更簡(jiǎn)單地引入新穎的功率管理和控制技術(shù)，比如動(dòng)態(tài)和自適應(yīng)電壓縮放(AVS 和DVS)，并且更容易與主要是數(shù)字的其它系統(tǒng)部件進(jìn)行集成。 多相脈寬調(diào)制器的數(shù)字實(shí)施可以帶來(lái)好處，比如多個(gè)脈寬調(diào)制信號(hào)的精確匹配和 /或通過(guò)相移來(lái)減少輸出電壓脈動(dòng)。盡管如此，相比于模擬解決方案來(lái)說(shuō)，大多數(shù)多相數(shù)字 脈寬調(diào)制器(MDPM)架構(gòu)承受功耗相對(duì)較高的問(wèn)題(從幾十到幾百毫瓦)，該功耗隨開(kāi)關(guān)頻 率而線(xiàn)性增加。高功率可能阻礙大多數(shù)現(xiàn)有的數(shù)字解決方案在即將出現(xiàn)的低功率轉(zhuǎn)換器中 的使用，所述低功率轉(zhuǎn)換器預(yù)期以比現(xiàn)有功率級(jí)高9至99倍的開(kāi)關(guān)頻率運(yùn)行。作為結(jié)果， 可以預(yù)期轉(zhuǎn)換器效率將顯著降低。另外，將數(shù)字控制的靈活性的利用已經(jīng)受限于上述應(yīng)用。 即使數(shù)字控制允許實(shí)施靈活架構(gòu)，通常也使用專(zhuān)用數(shù)字架構(gòu)，所述專(zhuān)用數(shù)字架構(gòu)僅用于特
4定類(lèi)型的多相轉(zhuǎn)換器。除此以外，一些所提出的解決方案的IC實(shí)現(xiàn)是價(jià)格昂貴的，這是由 于它們要求相對(duì)較大的芯片面積。 低功率開(kāi)關(guān)式電源(SMPS)的數(shù)字控制可以導(dǎo)致在比如通信系統(tǒng)、消費(fèi)者電子設(shè) 備、便攜式設(shè)備、以及計(jì)算機(jī)等應(yīng)用中使用的電源系統(tǒng)的特征的顯著增強(qiáng)。數(shù)字控制的優(yōu)點(diǎn) 包括靈活性、對(duì)外部影響的低靈敏度以及用少量外部無(wú)源組件實(shí)現(xiàn)。 數(shù)字實(shí)施還簡(jiǎn)化了電源的實(shí)施。每當(dāng)被供電設(shè)備的特性改變時(shí)，模擬控制器通常 需要進(jìn)行耗時(shí)的重新設(shè)計(jì)，而該特性改變?cè)诂F(xiàn)代電子設(shè)備中經(jīng)常發(fā)生。另一方面，用于自動(dòng) 數(shù)字設(shè)計(jì)的現(xiàn)代工具允許為滿(mǎn)足新要求進(jìn)行的短期開(kāi)發(fā)過(guò)程以及對(duì)現(xiàn)有設(shè)計(jì)的快速修改。
盡管數(shù)字實(shí)現(xiàn)的優(yōu)點(diǎn)是眾所周知的，但在低功率應(yīng)用中，主要使用模擬脈寬調(diào)制 器(P麗)。 很少使用數(shù)字控制器的一個(gè)主要原因是缺少針對(duì)數(shù)字脈寬調(diào)制器(DP麗)的低功 率硬件解決方案，DP麗是每一個(gè)電壓模式脈寬調(diào)制控制器的關(guān)鍵部件。DP麗以高開(kāi)關(guān)頻率 運(yùn)行，在現(xiàn)有開(kāi)關(guān)轉(zhuǎn)換器中的開(kāi)關(guān)頻率超過(guò)lMHz，并且DP麗需要具有高分辨率。該高分配 率對(duì)于嚴(yán)格的輸出電壓調(diào)節(jié)以及對(duì)于消除輸出電壓和電感電流的不良的極限環(huán)震蕩來(lái)說(shuō) 是必須的。 在現(xiàn)有的DP麗解決方案中，功率消耗通常與開(kāi)關(guān)頻率和分辨率的乘積成正比，并 且在某些情況中，功率消耗超過(guò)輸出負(fù)載所消耗的功率，導(dǎo)致數(shù)字控制SMPS的整體效率低 下。


圖1示出了一實(shí)施例的數(shù)字控制器架構(gòu)。
圖2是一實(shí)施例的多相數(shù)字脈寬調(diào)制器的圖。 圖3示出了分別具有八個(gè)和九個(gè)狀態(tài)的計(jì)數(shù)器的四相和三相操作。 圖4示出了一實(shí)施例的數(shù)量轉(zhuǎn)換器的相對(duì)誤差值。 圖5示出了一實(shí)施例的數(shù)字脈寬調(diào)制器的八比特實(shí)現(xiàn)的圖。 圖6是一實(shí)施例的數(shù)字可編程延遲單元的圖。 圖7是一實(shí)施例的延遲匹配塊的圖。 圖8是雙偏置延遲單元的圖，該延遲單元具有在大的操作范圍內(nèi)對(duì)傳播時(shí)間進(jìn)行 精確調(diào)整的能力。 圖9是為對(duì)本發(fā)明概念進(jìn)行實(shí)際驗(yàn)證而開(kāi)發(fā)的實(shí)驗(yàn)IC的圖。
圖10是在大范圍開(kāi)關(guān)頻率上圖9芯片的電流消耗的圖。
具體實(shí)施例方式
圖1示出了一實(shí)施例的通用數(shù)字控制器架構(gòu)，可以在小的芯片面積上實(shí)施該實(shí)施 例并且該實(shí)施例具有非常低的功耗。另外，該新架構(gòu)可以利用數(shù)字實(shí)施的靈活性?？刂破?可以調(diào)節(jié)具有1至4個(gè)相的交織轉(zhuǎn)換器的操作或/和使用可編程輸出電壓來(lái)調(diào)節(jié)最多4個(gè) 不同轉(zhuǎn)換器的操作。在一實(shí)施例中，根據(jù)額定功率、瞬態(tài)響應(yīng)、大小以及成本，相數(shù)、相移以 及輸出電壓的可編程性可以允許在不同應(yīng)用中以及系統(tǒng)優(yōu)化中使用該系統(tǒng)。在交織模式 下，控制器可以容忍相的故障并且自動(dòng)切換為以減少的相數(shù)進(jìn)行操作(例如，從4減至3)，從而允許不中斷的運(yùn)行直到糾正問(wèn)題。該特征對(duì)于使用"相下降技術(shù)"運(yùn)行的轉(zhuǎn)換器來(lái)說(shuō) 也極為有用，在所述轉(zhuǎn)換器中動(dòng)態(tài)地改變相的數(shù)量以顯著地提高轉(zhuǎn)換器的整體效率。對(duì)于 這些轉(zhuǎn)換器來(lái)說(shuō)，還沒(méi)有提出實(shí)際的數(shù)字轉(zhuǎn)換器實(shí)施。此外，可以容易地修改該架構(gòu)，以使 用多相轉(zhuǎn)換器來(lái)操作，該多相轉(zhuǎn)換器具有較大的相數(shù)(例如在8或者16相系統(tǒng)中)。
圖1示出了調(diào)節(jié)四相交織降壓轉(zhuǎn)換器(buck converter)的運(yùn)行的通用控制器。 該控制器可以包括四個(gè)具有數(shù)字可調(diào)整參考的模擬至數(shù)字轉(zhuǎn)換器(ADC)101、102、103以 及104 ;四個(gè)可編程PID補(bǔ)償器105、 106、 107以及108 ;靈活MDP麗110以及主管理塊112。 可以通過(guò)將一比特積分三角DAC以及延遲線(xiàn)或者基于壓控振蕩器的ADC進(jìn)行合并來(lái)實(shí)施 該模擬至數(shù)字轉(zhuǎn)換器，以通過(guò)利用延遲線(xiàn)的自然平均或者其它電壓_時(shí)間結(jié)構(gòu)來(lái)減少片上 DAC濾波器的大小，這在專(zhuān)利申請(qǐng)SIPEX 1016US0中有所描述，該專(zhuān)利申請(qǐng)被合并于此作為 參考。 主管理塊112可以通過(guò)用單一補(bǔ)償器來(lái)連接每一個(gè)ADC或者將控制器設(shè)置為交織 模式來(lái)設(shè)置芯片操作的模式。它還可以產(chǎn)生用于ADC轉(zhuǎn)換器的時(shí)鐘信號(hào)，執(zhí)行相移的調(diào)整， 并且如果接收到外部過(guò)電流或者熱保護(hù)信號(hào)關(guān)閉關(guān)鍵相。
圖2示出了示例性多相數(shù)字波長(zhǎng)調(diào)制器200。 本發(fā)明的一實(shí)施例是多相混合數(shù)字脈寬調(diào)制器200，該調(diào)制器200包括時(shí)鐘邏輯 (比如可編程計(jì)數(shù)器202)，用于指示開(kāi)關(guān)周期的第一部分，并且包括非時(shí)鐘邏輯，用于指示 該開(kāi)關(guān)周期的第二部分。 該非時(shí)鐘邏輯可以包括延遲線(xiàn)204，該延遲線(xiàn)204包括可由數(shù)字校正信號(hào)調(diào)整的 數(shù)字可編程延遲單元。延遲匹配電路可以使用延遲線(xiàn)副本206來(lái)產(chǎn)生數(shù)字校正信號(hào)，該數(shù) 字校正信號(hào)用于與外部時(shí)鐘進(jìn)行同步和/或用于對(duì)DP麗的輸入-輸出特性進(jìn)行線(xiàn)性化?？?以用由第一和第二部分確定的占空比來(lái)產(chǎn)生該輸出信號(hào)。該輸出信號(hào)可以是多個(gè)輸出信號(hào) 中的一個(gè)，多個(gè)輸出信號(hào)中的每一個(gè)都具有不同的相。 如圖6所示，數(shù)字可編程延遲單元可以通過(guò)導(dǎo)通或截止延遲單元中的晶體管來(lái)調(diào) 整延遲。在一實(shí)施例中，晶體管是并行的。數(shù)字校正信號(hào)可以是導(dǎo)通或截止延遲單元中的 不同大小的晶體管的多比特值，并且用該方式改變它們的傳播時(shí)間。 可以使用延遲線(xiàn)副本206以設(shè)置延遲單元的速度?？梢詫⒃撗舆t線(xiàn)204與多路復(fù) 用器相關(guān)聯(lián)，所述多路復(fù)用器在第二部分之后產(chǎn)生輸出。所述混合數(shù)字脈寬調(diào)制器可以具 有奇數(shù)個(gè)相，使得時(shí)鐘邏輯的可編程計(jì)數(shù)器202具有可由相數(shù)整除的狀態(tài)數(shù)量。相數(shù)可以 是三?？梢允褂脭?shù)量轉(zhuǎn)換電路208來(lái)將數(shù)字輸入轉(zhuǎn)換為計(jì)數(shù)器狀態(tài)值以及延遲線(xiàn)值。
本發(fā)明的一實(shí)施例是具有三個(gè)相的多相混合數(shù)字脈寬調(diào)制器，使得可編程計(jì)數(shù)器 具有可由三整除的狀態(tài)數(shù)量。可以使用數(shù)量轉(zhuǎn)換電路208來(lái)將數(shù)字值轉(zhuǎn)換為計(jì)數(shù)器狀態(tài)的 數(shù)量以及延遲線(xiàn)值的數(shù)量。 可編程計(jì)數(shù)器202可以在八個(gè)和九個(gè)狀態(tài)之間選擇。九狀態(tài)可與三相操作一起使 用，并且八狀態(tài)可以同一、二和四相操作一起使用。 數(shù)量轉(zhuǎn)換電路208可以是查找表，以將輸入值轉(zhuǎn)換為輸出值。例如，8比特給出256 個(gè)可能的輸入。這可以通過(guò)8個(gè)計(jì)數(shù)器狀態(tài)x 32個(gè)延遲線(xiàn)狀態(tài)來(lái)實(shí)現(xiàn)。當(dāng)使用九個(gè)計(jì)數(shù) 器狀態(tài)時(shí)，這給出了 9x32 = 288個(gè)可能的值以供選擇。該數(shù)量轉(zhuǎn)換電路208可以在8比特 輸入和288個(gè)可選擇輸出值之間進(jìn)行轉(zhuǎn)換。
本發(fā)明的一實(shí)施例是計(jì)數(shù)器202，該計(jì)數(shù)器202可在至少兩個(gè)狀態(tài)之間選擇用于 指示開(kāi)關(guān)周期的第一部分和指示開(kāi)關(guān)周期的第二部分的非時(shí)鐘邏輯。非時(shí)鐘邏輯可以包括 延遲線(xiàn)104。多相混合數(shù)字脈寬調(diào)制器可以具有可選擇的相數(shù)，該數(shù)量可以為三。
—實(shí)施例是4相數(shù)字脈寬調(diào)制器P麗架構(gòu)和可以與以最高10MHz頻率運(yùn)行的交 織、多輸出、以及并行dc-dc開(kāi)關(guān)轉(zhuǎn)換器一起使用的控制器?？刂破骱驼{(diào)制器可以編程為以 任意數(shù)量的相操作并且是容錯(cuò)的。如果在交織模式期間，這些相中的一個(gè)發(fā)生故障，則系統(tǒng) 可以通過(guò)禁用該關(guān)鍵相并且調(diào)整剩余相的角度來(lái)自動(dòng)切換至具有減少數(shù)量的相的操作上。 多相數(shù)字脈寬調(diào)制器(MDP麗)可以包括可編程計(jì)數(shù)器和延遲線(xiàn)、用于頻率同步和線(xiàn)性化的 塊、以及具有可改變數(shù)量表示的邏輯單元。 圖2所示的MDP麗的架構(gòu)可以基于專(zhuān)利申請(qǐng)No. 11/359， 045中公開(kāi)的單相混合 DP麗實(shí)現(xiàn)的修改，該專(zhuān)利申請(qǐng)被合并于此作為參考，在該專(zhuān)利申請(qǐng)中，使用低分辨率計(jì)數(shù) 器以及延遲線(xiàn)來(lái)創(chuàng)建脈寬調(diào)制信號(hào)。在這種情況下，所有相可以共享相同的可編程計(jì)數(shù)器 和同步塊。每一個(gè)相可以包含積分三角(E -A)調(diào)制器212、可編程延遲線(xiàn)204及其副本 206、延遲匹配電路以及具有可變邏輯的數(shù)量轉(zhuǎn)換塊208。該系統(tǒng)可以由外部信號(hào)來(lái)提供時(shí) 鐘，該外部信號(hào)的頻率絕對(duì)不超過(guò)開(kāi)關(guān)頻率的九倍，使得MDP麗芯片的功耗非常低。
在開(kāi)關(guān)周期的起始處，在每一個(gè)相中，可以創(chuàng)建用于RS鎖存器的置位脈沖，并且 可以使用重置該鎖存器的計(jì)數(shù)器和延遲線(xiàn)來(lái)改變置位脈沖的持續(xù)時(shí)間，即占空周期?？梢?由該計(jì)數(shù)器來(lái)設(shè)置所需的11比特占空比值di[n]的核心步，可以通過(guò)延遲線(xiàn)來(lái)執(zhí)行微調(diào)， 并且可以用積分三角調(diào)制器來(lái)進(jìn)行更精細(xì)的微調(diào)。 在該實(shí)現(xiàn)中，如圖2所示，計(jì)數(shù)器102可以將占空比的增量設(shè)置為與11比特輸入 的三個(gè)最高有效比特(MSB)成正比，可以用接下來(lái)的5個(gè)比特來(lái)調(diào)整延遲線(xiàn)增量，并且剩余 的3個(gè)最低有效比特(3-LSB)可以通過(guò)積分三角調(diào)制器來(lái)執(zhí)行占空比的微調(diào)。
MDP麗操作的模式可以依賴(lài)于相使能和相角信號(hào)，相角可以分別選擇有效相的組 合以及這些相之間的角度。當(dāng)所選相的數(shù)量是1、2或者4時(shí)，可以將可編程計(jì)數(shù)器設(shè)置為 從0至7進(jìn)行計(jì)數(shù)(圖3a)。當(dāng)以3個(gè)相操作時(shí)，計(jì)數(shù)器可以逐漸地從0至8改變它的輸 出，如圖3B所示?；谙嘟切盘?hào)的值，同步塊可以創(chuàng)建被標(biāo)記為sPi的用于SR鎖存器的置 位脈沖。圖3A和3B分別示出了使用4個(gè)和3個(gè)相的交織操作，即90。和120°相移。
當(dāng)需要3相操作時(shí)，數(shù)量轉(zhuǎn)換邏輯可以改變解釋二進(jìn)制數(shù)的方式，以實(shí)現(xiàn)對(duì)占空 比值的控制。 可以使用延遲線(xiàn)副本以及可編程延遲匹配電路來(lái)消除相似混合DP麗結(jié)構(gòu)的可能 的非線(xiàn)性問(wèn)題特性，并且消除對(duì)延遲鎖定環(huán)(DLL)以及鎖相環(huán)(PLL)結(jié)構(gòu)的需要，該延遲鎖 定環(huán)以及鎖相環(huán)經(jīng)常受穩(wěn)定性問(wèn)題的困擾。在這種情況下，優(yōu)點(diǎn)是可以"離線(xiàn)"進(jìn)行延遲線(xiàn) 傳播時(shí)間的調(diào)整，這意味著可以識(shí)別并且消除副本中的可能的抖動(dòng)，所以該問(wèn)題不影響延 遲線(xiàn)本身。 可以使用積分三角來(lái)隨著時(shí)間改變8比特輸出，使得P麗輸出名稱(chēng)隨時(shí)間同與11 比特輸入相關(guān)的平均值一起改變。 當(dāng)以單一相模式或者偶數(shù)個(gè)相操作時(shí)，可以簡(jiǎn)單地創(chuàng)建與8比特控制輸入djn] (參見(jiàn)圖2)成正比的占空比值。計(jì)數(shù)器遍歷八個(gè)周期，并且可以容易地用控制字的3-MSBs 來(lái)表示它的步，即值r [n]，留下剩下的5-LSBs，以使用32單元的長(zhǎng)延遲線(xiàn)來(lái)進(jìn)行更細(xì)微的占空比調(diào)節(jié)(參見(jiàn)圖2)。 在3相模式下，情況更復(fù)雜。此時(shí)，在每一個(gè)開(kāi)關(guān)周期中，計(jì)數(shù)器遍歷9步，導(dǎo)致占空比的288種可能的值，即9個(gè)計(jì)數(shù)器值x 32個(gè)延遲線(xiàn)值。該數(shù)量高于可能的8比特d。[n]輸入的數(shù)量。作為結(jié)果，存在將輸入d。[n]分配給用于計(jì)數(shù)器和延遲線(xiàn)的控制信號(hào)的恰當(dāng)組合的問(wèn)題。如果分配錯(cuò)誤，輸入值可能導(dǎo)致非線(xiàn)性，甚至非單調(diào)輸入-輸出特性，并且隨后引起穩(wěn)定性問(wèn)題。因此，為了生成線(xiàn)性和單調(diào)的特性，對(duì)于每一個(gè)輸入值d。[n]，需要限定由計(jì)數(shù)器和延遲線(xiàn)創(chuàng)建的占空比增量的正確部分。 將計(jì)數(shù)器和延遲線(xiàn)增量分別定義為ADm = N。n[n]/9和ADdl = Ndl [n]/288，其中如圖2所示Nm[n]是在觸發(fā)延遲線(xiàn)之前控制計(jì)數(shù)器步數(shù)的4比特值，并且Ndl[n]是限定延遲單元數(shù)量的5比特值。為了限定這兩個(gè)數(shù)量，對(duì)于每一個(gè)d。[n]，使用最小平均誤差準(zhǔn)則。更精確地，我們尋找以下函數(shù)的最小值，該最小值代表d。[n]表示的相對(duì)誤差<formula>formula see original document page 8</formula>
該公式的解給出了N。Jn]和N^[n]的256個(gè)值的集合，該集合導(dǎo)致圖4所示的誤差分布?？梢栽趦蓚€(gè)查找表中存儲(chǔ)這些值，并且將這些值用于3相操作期間創(chuàng)建正確的增量部分。 在一示例中，將占空比輸入的最高有效比特(MSB)部分發(fā)送至?xí)r鐘邏輯，時(shí)鐘邏輯可以對(duì)與該MSB值相等的時(shí)鐘周期的數(shù)量進(jìn)行計(jì)數(shù)以指示第一部分。非時(shí)鐘邏輯可以使用該占空比輸入的最低有效比特(LSB)部分來(lái)指示長(zhǎng)度為部分時(shí)鐘信號(hào)周期的第二部分?？梢詫⒌谝缓偷诙芷诮Y(jié)合起來(lái)以產(chǎn)生DP麗輸出。 例如，8比特占空比輸入可以具有與0至7個(gè)時(shí)鐘周期相對(duì)應(yīng)的針對(duì)第一周期的3個(gè)最高有效比特，5個(gè)最低有效比特可以指示針對(duì)延遲的第二周期的從0/32至31/32的時(shí)鐘周期。 每一個(gè)延遲單元可以提供時(shí)鐘周期延遲的1/32?？梢詳?shù)字方式調(diào)整延遲單元以在過(guò)程和溫度變化的情況下維持近似恒定的延遲。 可以使用延遲匹配電路來(lái)以數(shù)字方式調(diào)整延遲單元。在一實(shí)施例中，可以使用延遲線(xiàn)副本來(lái)測(cè)試延遲單元是快速運(yùn)行、慢速運(yùn)行還以以接近正確的速度運(yùn)行。例如，當(dāng)時(shí)鐘信號(hào)具有準(zhǔn)確的50%占空比時(shí)，延遲線(xiàn)副本可以使用固定周期(比如時(shí)鐘周期、或者半時(shí)鐘周期)來(lái)測(cè)試該測(cè)試信號(hào)在該固定周期中通過(guò)了多少個(gè)數(shù)字可編程延遲單元。如果測(cè)試信號(hào)通過(guò)延遲線(xiàn)上太多的延遲單元，則改變發(fā)往數(shù)字可調(diào)整延遲單元的數(shù)字信號(hào)以減少每一個(gè)延遲單元的延遲。如果測(cè)試信號(hào)通過(guò)延遲線(xiàn)副本中太少的數(shù)字可編程延遲單元，則調(diào)整發(fā)往數(shù)字可編程延遲單元的數(shù)字校正信號(hào)以增加延遲。 在一實(shí)施例中，描述自校準(zhǔn)高頻數(shù)字脈寬調(diào)制器(DP麗)，該調(diào)制器可以消除若干
問(wèn)題并且可以具有如下所列特征 參可以用簡(jiǎn)單和低功率數(shù)字硬件來(lái)實(shí)施
可以在非常大的可調(diào)整恒定開(kāi)關(guān)頻率范圍上穩(wěn)定工作，該范圍從幾kHz到幾MHz
'可以具有線(xiàn)性和單調(diào)輸入_輸出特性
'在操作條件的整個(gè)范圍，可以具有恒定的高分辨率以及完整范圍的占空比值，即0至1。 不像本發(fā)明的一些實(shí)施例，其它DP麗架構(gòu)沒(méi)有在單一架構(gòu)中將所有這些屬性結(jié)
合。因此，它們中的每一個(gè)都經(jīng)受一個(gè)或者更多的問(wèn)題，比如過(guò)多的功耗、低開(kāi)關(guān)頻率和/
或分辨率、為了實(shí)現(xiàn)需要大芯片面積、運(yùn)行的可變開(kāi)關(guān)頻率、以及不穩(wěn)定運(yùn)行。 圖5示出了一實(shí)施例的新的數(shù)字脈寬調(diào)制器的一實(shí)施例的單輸出8比特輸入實(shí)現(xiàn)
的框圖。 該示例的DP麗包括4比特環(huán)形計(jì)數(shù)器、占空邏輯電路、形成延遲線(xiàn)的延遲單元的集合、復(fù)用器、延遲匹配電路和置位-重置(SR)鎖存器。通過(guò)8比特占空比輸入d[n]來(lái)定義脈寬調(diào)制信號(hào)d(t)的占空比值，將4個(gè)最高有效比特(4-MSBs) = dmsb[n]連接至占空邏輯塊并且將4個(gè)最低有效比特(4-LSBs) = dlsb[n]連接至復(fù)用器。 圖5的示例按如下方式工作。在每一個(gè)開(kāi)關(guān)周期的起始處，將4比特雙沿觸發(fā)計(jì)
數(shù)器在輸出處產(chǎn)生零，4比特雙沿觸發(fā)計(jì)數(shù)器的時(shí)鐘被定為所期望的開(kāi)關(guān)頻率8倍。占空比
邏輯檢測(cè)到該零輸出，該零輸出對(duì)RS鎖存器進(jìn)行置位并且輸出信號(hào)d(t)為高。在cUb[n]
時(shí)鐘周期之后，計(jì)數(shù)器的輸出等于占空邏輯的輸入的4-MSBs，導(dǎo)致被傳遞給延遲線(xiàn)的脈沖
的創(chuàng)建，該延遲線(xiàn)的總延遲時(shí)間等于計(jì)數(shù)器時(shí)鐘信號(hào)的周期，并且它的抽頭與復(fù)用器相連
接。當(dāng)通過(guò)延遲線(xiàn)傳播的信號(hào)到達(dá)由輸入控制字的4-LSBs所選擇的抽頭時(shí)，復(fù)用器的輸出
變高，重置RS鎖存器，并且輸出d(t)為低，并且形成持續(xù)時(shí)間與輸入d[n]成正比的脈沖。
當(dāng)環(huán)形計(jì)數(shù)器到達(dá)零并且再一次將RS鎖存器置位時(shí)，新的開(kāi)關(guān)周期開(kāi)始。 延遲匹配電路可以動(dòng)態(tài)地改變單元的延遲，以用時(shí)鐘周期來(lái)匹配總延遲線(xiàn)傳播時(shí)
間，并且用這種方式消除針對(duì)基于分段的實(shí)現(xiàn)的非線(xiàn)性問(wèn)題特性。 圖6示出了一實(shí)施例的4比特可編程電流限制式延遲單元。該單元包括共享相同偏置電流的五個(gè)電流鏡像級(jí)，這五個(gè)電流鏡像級(jí)的大小是對(duì)數(shù)形式的(W/L、 W/L、2W/L、4W/L、以及8W/L)。從輸入i傳至輸出Out的數(shù)字信號(hào)傳播時(shí)間依賴(lài)于在節(jié)點(diǎn)A處觀察到的對(duì)等效電容放電的電流量。通過(guò)延遲控制輸入td[3:0]來(lái)實(shí)現(xiàn)可編程延遲時(shí)間，該延遲控制輸入改變了并行運(yùn)行的電流鏡像的晶體管的數(shù)量，因此改變放電電流。在這種情況下，當(dāng)導(dǎo)電晶體管的數(shù)量越大，則達(dá)成更快的傳播時(shí)間(更小的延遲)。輸入r用于重置延遲單元。
在基于延遲線(xiàn)的結(jié)構(gòu)中，延遲單元的傳播時(shí)間不是恒定的。它經(jīng)常由于溫度中的變化和IC工藝的改變而改變。在本發(fā)明以及基于分段延遲線(xiàn)的DP麗中，該改變可能導(dǎo)致占空比值對(duì)輸入控制信號(hào)的非線(xiàn)性或者甚至非單調(diào)依賴(lài)，并且導(dǎo)致數(shù)字控制器的不可預(yù)測(cè)的行為。 圖4所示的延遲匹配塊動(dòng)態(tài)地調(diào)整延遲線(xiàn)的傳播時(shí)間，以補(bǔ)償工藝和溫度改變，并將DP麗特性進(jìn)行線(xiàn)性化。匹配塊將16個(gè)延遲單元的總傳播時(shí)間設(shè)置為大約與DP麗時(shí)鐘信號(hào)的周期相同(參見(jiàn)圖2)，確保由d[n]的4-LSBs限定的占空比值的增加始終小于d[n]的4-MSBs的改變所引起的最小增量。 如圖4所示，該系統(tǒng)可以包括延遲線(xiàn)的"一半+l個(gè)單元"的副本、四個(gè)邊沿觸發(fā)D觸發(fā)器、組合邏輯以及4比特寄存器(累加器)。對(duì)于本發(fā)明所示的DP麗由4比特計(jì)數(shù)器和16 : 1 MUX構(gòu)成的情況，延遲線(xiàn)的"一半+1單元"的副本僅具有與DP麗的十六個(gè)單元相同的9個(gè)延遲單元。在外部時(shí)鐘的上升沿，創(chuàng)建起始信號(hào)，并且將該信號(hào)傳過(guò)延遲線(xiàn)副本，該副本的第8和第9個(gè)單元(N/2以及N/2+l)與兩個(gè)邊沿觸發(fā)的觸發(fā)器相連接。然后，在1/2個(gè)時(shí)鐘周期之后出現(xiàn)的緊接著的負(fù)沿處，創(chuàng)建選通信號(hào)，取得單元8和9的狀態(tài)的"快照"，并且用簡(jiǎn)單數(shù)字邏輯來(lái)處理該快照。在快照觸發(fā)器的輸出處的兩個(gè)零指示較慢的傳播并且在數(shù)字邏輯的輸出處產(chǎn)生l。作為結(jié)果，延遲控制寄存器的值td[3:0]增加，并且相應(yīng)地單元的速度增加。在數(shù)字邏輯的輸入處的兩個(gè)一指示通過(guò)延遲單元的信號(hào)的傳播太快并且引起t。的減少。假定當(dāng)快照值是10(二進(jìn)制)并且頻率寄存器保持不變時(shí)，DP麗的半周期與外部時(shí)鐘相等。 應(yīng)當(dāng)注意到，在這種情況下，假定理想外部時(shí)鐘具有正好50%的占空比。對(duì)于該情況來(lái)說(shuō)，當(dāng)應(yīng)用非理想時(shí)鐘信號(hào)時(shí)，本電路需要微小的修改。在這種情況下，可以用"全長(zhǎng)+1"副本來(lái)替代延遲線(xiàn)，并且需要用時(shí)鐘信號(hào)的兩個(gè)正或者負(fù)的連續(xù)沿來(lái)創(chuàng)建選通信號(hào)。
除了之前提到和解決的以可變數(shù)量相進(jìn)行的操作的問(wèn)題之外，基于延遲單元并且需要在大的開(kāi)關(guān)頻率范圍下工作的所有DP麗架構(gòu)的一般問(wèn)題還是線(xiàn)性性。
當(dāng)計(jì)數(shù)器的最小時(shí)間增量和延遲單元的總傳播時(shí)間之間的良好匹配沒(méi)有達(dá)成時(shí)，可能出現(xiàn)非單調(diào)特性。作為結(jié)果，在特定工作點(diǎn)處，可能出現(xiàn)本地正反饋和穩(wěn)定性問(wèn)題。為了消除該問(wèn)題，可以實(shí)施基于延遲鎖定環(huán)(DLL)的結(jié)構(gòu)。之前介紹的DLL的實(shí)施不是設(shè)計(jì)來(lái)用于在大的可編程頻率范圍上操作的，這是由于它們依賴(lài)于具有恒定時(shí)間增量的延遲單元。因此，它們不能用于需要在大的開(kāi)關(guān)頻率范圍(例如，在100kHz和lOMHz之間)上操作的控制器結(jié)構(gòu)。在這種情況下，為了實(shí)現(xiàn)8比特分辨率，單元的延遲td二 l/(2"f。lk)tpd需要在390.6ps和39.06ns之間改變。常規(guī)電流限制式延遲單元也不適于該目標(biāo)應(yīng)用。在常規(guī)實(shí)施中，延遲線(xiàn)采用的功率與開(kāi)關(guān)頻率成正比。這是由于在較高頻率處，需要具有與開(kāi)關(guān)頻率成線(xiàn)性正比的大偏置電流的電流源來(lái)產(chǎn)生小延遲。這意味著，如果使用常規(guī)單元，在最高頻率處，控制器的功耗將是較低頻率處的100倍。 為了允許在低功率電源中使用該可編程頻率控制器，開(kāi)發(fā)了如圖8所示的功率高效雙偏置延遲單元，所述可編程頻率控制器通常以比高功率系統(tǒng)更高的開(kāi)關(guān)頻率運(yùn)行，并且它的效率非常依賴(lài)于該控制器的功耗。在一實(shí)施例中，雙偏置延遲電路由CMOS反相器和雙電流鏡像輸入級(jí)構(gòu)成，該雙電流鏡像輸入級(jí)對(duì)節(jié)點(diǎn)a處觀察到的等效電容進(jìn)行放電。進(jìn)
入該單元的信號(hào)的傳播時(shí)間與鏡像級(jí)的瞬間電流i(t)mirr。^成反比。該電流被形成為由兩
個(gè)源產(chǎn)生的電流的縮放和，并且在延遲單元過(guò)渡期期間，它的值為 i(t)mirrored — Ifine/Ki+Icoarse/K2 (2)
其中Ki〉K2。 這樣，消除了在高開(kāi)關(guān)頻率下對(duì)具有大電流范圍和高功率消耗的單一電流源的需要。通過(guò)將I。。a，設(shè)置為高值依然可以實(shí)現(xiàn)相對(duì)較高的電流i (t)mimral，該i (t)mimred確保延遲單元的短傳播時(shí)間。當(dāng)要求長(zhǎng)傳播時(shí)間時(shí)，可以減少1。。a，并且可以通過(guò)If^調(diào)整來(lái)
實(shí)現(xiàn)精確的延遲調(diào)節(jié)。應(yīng)當(dāng)注意到，在本應(yīng)用中，i(t)mir，d對(duì)延遲線(xiàn)的功率消耗具有相對(duì)較小的影響。這是由于i(t)mirr。red僅在短的延遲單元狀態(tài)遷移期間出現(xiàn)，并且在開(kāi)關(guān)頻率的目標(biāo)范圍中，它的平均值較小。該結(jié)構(gòu)還提供了比基于常規(guī)延遲線(xiàn)的DP麗結(jié)構(gòu)更準(zhǔn)確的延遲時(shí)間調(diào)節(jié)以及明顯更低的功率消耗。 對(duì)于大延遲來(lái)說(shuō)，常規(guī)電流限制式延遲單元具有性能糟糕的延遲時(shí)間調(diào)節(jié)，這是由于低偏置電流的調(diào)整不準(zhǔn)確。在這種情況下，該問(wèn)題得到了最小化。此時(shí)，由于電流1。。自和IfiM不在大范圍內(nèi)改變，可以?xún)H通過(guò)減少I(mǎi)。。a，并且通過(guò)改變IfiM來(lái)實(shí)現(xiàn)對(duì)大延遲的精確調(diào)整。電流源I。。a^和IfiM可以是數(shù)字的。 圖2中示出了延遲匹配控制邏輯塊。它將通過(guò)32個(gè)延遲單元的傳播時(shí)間S (t)與DP麗的時(shí)鐘周期進(jìn)行比較。如果時(shí)鐘周期較大，則減少延遲單元的偏置電流，并且如果
時(shí)鐘周期較快，則增加i(t)mimral。 為了以實(shí)驗(yàn)驗(yàn)證本發(fā)明中描述的新方法和架構(gòu)的有效性，使用混合信號(hào)設(shè)計(jì)方法
以標(biāo)準(zhǔn)O. 18iim工藝在芯片上實(shí)現(xiàn)MDP麗控制器。占超過(guò)80%硅面積的電路的最大部分
是數(shù)字的。從Verilog代碼開(kāi)始用自動(dòng)化設(shè)計(jì)工具來(lái)構(gòu)建它。設(shè)計(jì)的模擬部分包括ADC的
輸入差動(dòng)級(jí)、用于ADC和MDP麗的延遲線(xiàn)以及用于MDP麗的偏置電路。圖9示出了該芯片
的布局，并且表I給出了其主要特征的總結(jié)?？梢钥闯?，相比于現(xiàn)有技術(shù)的模擬解決方案來(lái)
說(shuō)，它占用相對(duì)較小的硅面積并且具有非常低的功耗。 表I 重要的芯片參數(shù)
MDP麗頻率:100KHz至10MHz 有效分辨度ll-bits 硬件分辨度8-bits 硅面積0. 435mm2
ADC轉(zhuǎn)換時(shí)間35ns 量化歩20mV/10mV 硅面積:0. 052mm2
電流消耗1. 8mAW0MHz (VDD = 1. 8V) 圖10中示出了針對(duì)恒定的1. 8V供電電壓以及在100kHz和10MHz之間的開(kāi)關(guān)頻
率改變的芯片電流消耗測(cè)量結(jié)果。它們驗(yàn)證了使用新結(jié)構(gòu)可以實(shí)現(xiàn)功率消耗的顯著減少。
盡管開(kāi)關(guān)頻率增加了 IOO倍，但是該芯片的電流納入量(即功率消耗)僅增加了 12倍，從
0. 15mA至1.8mA。這不僅允許將本發(fā)明用于高功率系統(tǒng)，還允許將其用于在便攜式電子設(shè)
備中使用的低功率SMPS，在所述便攜式電子設(shè)備中，控制器IC消耗的功率對(duì)系統(tǒng)的整體效
率具有非常顯著的影響，并且希望將控制器IC消耗的功率變得盡可能小。 為說(shuō)明和描述的目的已經(jīng)提供了以上對(duì)本發(fā)明優(yōu)選實(shí)施例的描述。該描述不是窮
盡的并且并非意在將本發(fā)明局限于所公開(kāi)的精確形式。為了最好的解釋本發(fā)明的原理及其
實(shí)際應(yīng)用，選擇并描述了很多實(shí)施例，從而使得本領(lǐng)域技術(shù)人員能夠理解本發(fā)明的不同實(shí)
施例以及適于所想到的特定用途的不同修改。本發(fā)明的范圍意在由權(quán)利要求和它們的等價(jià)
物所限定。
1權(quán)利要求
一種多相混合數(shù)字脈寬調(diào)制器，包括計(jì)數(shù)器，能夠在至少兩種狀態(tài)數(shù)量之間選擇，用于指示開(kāi)關(guān)周期的第一部分；以及非時(shí)鐘邏輯，用于指示所述開(kāi)關(guān)周期的第二部分，所述非時(shí)鐘邏輯包括延遲線(xiàn)；其中所述多相混合數(shù)字脈寬調(diào)制器具有可選擇的相數(shù)，并且所述可選擇的相數(shù)之一是三個(gè)。
2. 根據(jù)權(quán)利要求1所述的多相混合數(shù)字脈寬調(diào)制器，其中所述延遲線(xiàn)中的數(shù)字可編程 延遲單元能夠通過(guò)導(dǎo)通或者截止所述延遲單元中的晶體管來(lái)調(diào)整延遲。
3. 根據(jù)權(quán)利要求1所述的多相混合數(shù)字脈寬調(diào)制器，其中數(shù)字校正信號(hào)是導(dǎo)通或者截 止所述延遲單元中不同大小晶體管的多比特值。
4. 根據(jù)權(quán)利要求1所述的多相混合數(shù)字脈寬調(diào)制器，其中使用延遲線(xiàn)副本來(lái)設(shè)置所述 延遲單元的速度。
5. 根據(jù)權(quán)利要求1所述的多相混合數(shù)字脈寬調(diào)制器，其中使用數(shù)量轉(zhuǎn)換電路來(lái)將數(shù)字 輸入轉(zhuǎn)換為計(jì)數(shù)器狀態(tài)值和延遲線(xiàn)值。
6. 根據(jù)權(quán)利要求1所述的多相混合數(shù)字脈寬調(diào)制器，其中所述延遲線(xiàn)包括能夠用數(shù)字 校正信號(hào)來(lái)調(diào)整的數(shù)字可編程延遲單元；延遲匹配電路使用延遲線(xiàn)副本來(lái)產(chǎn)生所述數(shù)字校正信號(hào)，其中用根據(jù)第一部分和第二 部分確定的占空比來(lái)產(chǎn)生輸出信號(hào)。
7. 根據(jù)權(quán)利要求1所述的多相混合數(shù)字脈寬調(diào)制器，其中所述計(jì)數(shù)器能夠在8個(gè)和9 個(gè)狀態(tài)之間切換。
8. —種多相混合數(shù)字脈寬調(diào)制器，包括 時(shí)鐘邏輯，用于指示開(kāi)關(guān)周期的第一部分；非時(shí)鐘邏輯，用于指示開(kāi)關(guān)周期的第二部分，所述非時(shí)鐘邏輯包括延遲線(xiàn)，所述多相混 合數(shù)字脈寬調(diào)制器允許三個(gè)相，使得可編程計(jì)數(shù)器具有可由三整除的數(shù)量狀態(tài)，其中使用 數(shù)量轉(zhuǎn)換電路以將數(shù)字值轉(zhuǎn)換為多個(gè)計(jì)數(shù)器狀態(tài)以及多個(gè)延遲線(xiàn)值。
9. 根據(jù)權(quán)利要求8所述的多相混合數(shù)字脈寬調(diào)制器，其中數(shù)字可編程延遲單元能夠通 過(guò)導(dǎo)通或者截止所述延遲單元中的晶體管來(lái)調(diào)整延遲。
10. 根據(jù)權(quán)利要求8所述的多相混合數(shù)字脈寬調(diào)制器，其中數(shù)字校正信號(hào)是導(dǎo)通或者 截止所述延遲單元中不同大小晶體管的多比特值。
11. 根據(jù)權(quán)利要求8所述的多相混合數(shù)字脈寬調(diào)制器，其中使用延遲線(xiàn)副本來(lái)設(shè)置所 述延遲單元的速度。
12. 根據(jù)權(quán)利要求8所述的多相混合數(shù)字脈寬調(diào)制器，其中所述延遲線(xiàn)包括能夠用數(shù) 字校正信號(hào)來(lái)調(diào)整的數(shù)字可編程延遲單元；延遲匹配電路使用延遲線(xiàn)副本來(lái)產(chǎn)生所述數(shù)字校正信號(hào)，其中用根據(jù)第一部分和第二 部分確定的占空比來(lái)產(chǎn)生輸出信號(hào)。
13. 根據(jù)權(quán)利要求8所述的多相混合數(shù)字脈寬調(diào)制器，其中所述計(jì)數(shù)器能夠在8個(gè)和9 個(gè)狀態(tài)之間切換。
14. 一種多相混合數(shù)字脈寬調(diào)制器，包括 時(shí)鐘邏輯，用于指示開(kāi)關(guān)周期的第一部分；非時(shí)鐘邏輯，用于指示所述開(kāi)關(guān)周期的第二部分，所述非時(shí)鐘邏輯包括延遲線(xiàn)，所述延 遲線(xiàn)包括能夠用數(shù)字校正信號(hào)來(lái)調(diào)整的數(shù)字可編程延遲單元；以及延遲匹配電路，使用延遲線(xiàn)副本來(lái)產(chǎn)生所述數(shù)字校正信號(hào)，其中用根據(jù)第一部分和第二部分確定的占空比來(lái)產(chǎn)生輸出信號(hào)，所述輸出信號(hào)是具有不同的相的多個(gè)輸出信號(hào)中的 一個(gè)。
15. 根據(jù)權(quán)利要求14所述的多相混合數(shù)字脈寬調(diào)制器，其中所述數(shù)字可編程延遲單元 能夠通過(guò)導(dǎo)通或者截止所述延遲單元中的晶體管來(lái)調(diào)整延遲。
16. 根據(jù)權(quán)利要求14所述的多相混合數(shù)字脈寬調(diào)制器，其中所述數(shù)字校正信號(hào)是導(dǎo)通 或者截止所述延遲單元中不同大小晶體管的多比特值。
17. 根據(jù)權(quán)利要求14所述的多相混合數(shù)字脈寬調(diào)制器，其中使用所述延遲線(xiàn)副本來(lái)設(shè) 置所述延遲單元的速度。
18. 根據(jù)權(quán)利要求14所述的多相混合數(shù)字脈寬調(diào)制器，其中所述混合數(shù)字脈寬調(diào)制器 具有奇數(shù)個(gè)相，使得所述時(shí)鐘邏輯的可編程計(jì)數(shù)器具有可由相數(shù)整除的狀態(tài)數(shù)量。
19. 根據(jù)權(quán)利要求15所述的多相混合數(shù)字脈寬調(diào)制器，其中使用數(shù)量轉(zhuǎn)換電路來(lái)將數(shù)字輸入轉(zhuǎn)換為計(jì)數(shù)器狀態(tài)值和延遲線(xiàn)值。
20. 根據(jù)權(quán)利要求14所述的多相混合數(shù)字脈寬調(diào)制器，其中所述延遲線(xiàn)包括能夠用數(shù)字校正信號(hào)來(lái)調(diào)整的數(shù)字可編程延遲單元；延遲匹配電路使用延遲線(xiàn)副本來(lái)產(chǎn)生所述數(shù)字校正信號(hào)，其中用根據(jù)第一部分和第二 部分確定的占空比來(lái)產(chǎn)生輸出信號(hào)。
21. 根據(jù)權(quán)利要求14所述的多相混合數(shù)字脈寬調(diào)制器，其中所述時(shí)鐘邏輯能夠在8個(gè) 和9個(gè)狀態(tài)之間切換。
22. —種延遲單元，使用雙偏置來(lái)控制通過(guò)所述延遲單元的信號(hào)的延遲，所述延遲單元 具有粗電流偏置控制以及微電流偏置控制。
23. 根據(jù)權(quán)利要求22所述的延遲單元，其中所述粗電流偏置以及微電流偏置控制相結(jié) 合以產(chǎn)生鏡像電流。
24. 根據(jù)權(quán)利要求23所述的延遲單元，其中通過(guò)所述延遲單元的傳播時(shí)間與所述鏡像 電流成反比。
25. 根據(jù)權(quán)利要求23所述的延遲單元，其中，同所述微電流偏置相比，所述粗電流偏置 對(duì)所述鏡像電流影響比例更大。
26. 根據(jù)權(quán)利要求22所述的延遲單元，其中能夠通過(guò)僅改變所述微電流控制來(lái)進(jìn)行大 延遲的調(diào)整。
27. 根據(jù)權(quán)利要求22所述的延遲單元，其中存在大范圍的所述延遲單元的傳播時(shí)間， 但是所述雙偏置減少了高開(kāi)關(guān)頻率時(shí)的電流消耗。
28. 根據(jù)權(quán)利要求22所述的延遲單元，其中所述延遲單元是電流饑餓型(在說(shuō)明書(shū)中 加標(biāo)記)延遲單元。
29. —種多相DP麗，該多相DP麗的功率消耗不隨著開(kāi)關(guān)頻率而線(xiàn)性增加，實(shí)現(xiàn)了顯著 的功率節(jié)約并且提高了以高頻率運(yùn)行的低功率切換模式電源的效率，其中所述DP麗具有 雙偏置延遲單元。
30. 根據(jù)權(quán)利要求29所述的DP麗，其中所述DP麗是多相的。
31. 根據(jù)權(quán)利要求29所述的DP麗，其中所述延遲單元是電流饑餓型延遲單元。
全文摘要
一種多相混合數(shù)字脈寬調(diào)制器可以包括計(jì)數(shù)器，所述計(jì)數(shù)器能夠在至少兩種不同的狀態(tài)數(shù)量之間選擇，用于指示開(kāi)關(guān)周期的第一部分。非時(shí)鐘邏輯可以指示所述開(kāi)關(guān)周期的第二部分。所述非時(shí)鐘邏輯可以包括延遲線(xiàn)。
文檔編號(hào)H03K7/08GK101711457SQ200880006305
公開(kāi)日2010年5月19日 申請(qǐng)日期2008年2月26日 優(yōu)先權(quán)日2007年2月28日
發(fā)明者茲德拉夫科·盧克奇, 阿里克桑達(dá)·普羅迪克 申請(qǐng)人:愛(ài)薩有限公司