專利名稱：用于片上長線互連的差分接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子技術(shù)領(lǐng)域，涉及集成電路，具體地說是一種差分接口電路， 可用于集成電路設(shè)計中片上系統(tǒng)SoC的長線互連。
背景技術(shù)：
隨著集成電路制造工藝的不斷提高，晶體管幾何尺寸不斷減小，單位面積上可 以集成的晶體管數(shù)目不斷增加，因此功耗日益成為集成電路設(shè)計的一個重要約束條 件。片上長線互連的低擺幅低功耗差分接口電路屬于低功耗CMOS片上系統(tǒng)SoC， 對集成電路的整體性能有其重要的影響。特別是在CMOS工藝進入深亞微米階段后， 片上互連在延時、功耗和信號完整性等方面面臨著嚴峻挑戰(zhàn)，已成為阻礙集成電路 性能提高的瓶頸之一。
集成電路的功耗主要由動態(tài)功耗、靜態(tài)功耗、短路電流功耗和泄漏電流功耗組
成。其中動態(tài)功耗占主要部分，電路某節(jié)點的動態(tài)功耗Pdynamic是該節(jié)點負載電容CL、 電源電壓VoD和該節(jié)點電壓擺幅Vswing的函數(shù)，艮卩
尸辦恥加c = a x G￡ x / x x ( 1 )
其中，a為該信號的活躍度，/為電路的工作頻率。從(1)式中可以看到，減
小a、 C。 VoD和Vswtog都可以減小電路的動態(tài)功耗。
在集成電路進入深亞微米階段后，互連的功耗占了動態(tài)功耗的相當比重，互連 的功耗主要由兩部分組成， 一部分是互連線上的功耗，互連線產(chǎn)生的功耗可以用圖l
所示的;r3等效電路模型來表示，在圖1中，RL為互連線的等效電阻，C^為互連線的 等效電容負載；另一部分是互連線上驅(qū)動器的功耗。
為了減小片上長的互連線的延時，目前工業(yè)界普遍采用如圖2所示的插入中繼 器的結(jié)構(gòu)，其中CL為互連線等效負載電容，RL為互連線等效負載電阻，In為中繼器 鏈的輸入，Out為中繼器鏈的輸出。伴隨著制造工藝的不斷提高，這種結(jié)構(gòu)由于增加 了中繼器，使片上互連的總功耗達到了芯片上總功耗的40%以上。
減小互連線功耗的主要方法是降低互連線上的電壓擺幅Vswing，具體到電路技 術(shù)就是設(shè)計低擺幅互連線接口電路，在接口電路的發(fā)送端將全擺幅信號轉(zhuǎn)換成低擺 幅信號，低擺幅信號通過互連線傳輸后，在接收端被恢復(fù)至全擺幅信號，如圖3所示。在圖3中，Vin為互連線接口電路全擺幅輸入信號，V。ut為互連線接口電路的全
擺幅輸出信號，該全擺幅信號通過互連線一端的發(fā)送器變成低擺幅信號在互連線上 傳輸，并在互連線的另一端通過接收器將低擺幅信號恢復(fù)至全擺幅信號。
對比技術(shù)l,電平轉(zhuǎn)換電路CLC。
Zhang Hui等人在文獻Zhang H. et al. Low-swing on-chip signaling techniques: effectiveness and robustness. IEEE Transactions On Very Large Scale Integration (VLSI) Systems, June2000， Vol.8，No.3:264-272中提出的電平轉(zhuǎn)換電路CLC，如圖4所示。在
圖4中，Vin為互連線接口電路全擺幅輸入信號，V。ut與V。utb為互連線接口電路全擺 幅差分輸出信號，VDD為電源電壓，Vref為引入的參考電壓，CL為互連線等效負載 電容，R^為互連線等效負載電阻。該CLC接口電路需要一個額外的參考電壓Vref驅(qū)動 互連線，其參考電壓Vre凍小于電源電壓，使互連線上的電壓擺幅為O到參考電壓。
這種電路由于采用單根互連線，因而抵抗噪聲性能比較差；同時由于互連線的信號 擺幅不能小于MOS管的閾值電壓，否則接收器中的反相器將不會正常工作，所以限 制了互連線上信號擺幅降低的程度。
對比技術(shù)2，差分低擺幅接口電路DIFF 。
Zhang Hui等人在文獻Zhang H. et al. Low-swing on-chip signaling techniques: effectiveness and robustness. IEEE Transactions On Very Large Scale Integration (VLSI) Systems, J皿e 2000, Vol.8, No.3:264-272中提出的差分低擺幅接口電路DIFF，如圖5
所示。在圖5中，Vin為互連線接口電路全擺幅輸入信號，V。ut與V。utb為互連線接口 電路全擺幅差分輸出信號，VDD為電源電壓，Vref為引入的參考電壓，CL為互連線 等效負載電容，Ik為互連線等效負載電阻，Clk為全局時鐘信號。該DIFF差分低擺 幅接口電路采用差分的信號在互連線上傳輸，提高了信號抵抗噪聲的能力，故可以 將信號擺幅降到很低，但它仍然需要引入?yún)⒖茧妷簛慝@得低的電壓擺幅。
綜上，目前對低擺幅互連接口電路的研究主要集中在對低擺幅信號的識別和恢 復(fù)的研究上，而發(fā)送器一般采用差分式級聯(lián)反相器來驅(qū)動互連線，這種方法的最大 不足是需要在芯片中引入額外的參考電壓產(chǎn)生電路，來為其提供較低的電壓值， 導(dǎo)致了電路的復(fù)雜度，增大了功耗。 發(fā)明的內(nèi)容
本發(fā)明的目的在于避免上述已有技術(shù)的不足，提出一種電路簡單、功耗小的片 上長線互連差分接口電路，以實現(xiàn)在不需要額外參考電壓下，發(fā)送器自身能輸出差分的低擺幅信號到互連線上。
實現(xiàn)本發(fā)明目的的技術(shù)思路是通過減小互連線上的電壓擺幅V^ing來降 低功耗。其差分接口電路包括發(fā)送器，用于將芯片上的全擺幅信號轉(zhuǎn)換為低擺幅 信號；長互連線，用于連接發(fā)送器和接收器；接收器，用于將長的互連線上的低擺 幅的信號恢復(fù)至全擺幅信號；所述的發(fā)送器采用MOS電流模邏輯電路MCML與第 一反相器Al連接構(gòu)成；所述的接收器采用靈敏放大器G與第二反相器A2和第三 反相器A3連接構(gòu)成。
上述差分接口電路，其中所述的第一反相器(Al)連接在MOS電流模邏輯電 路(MCML)的差分輸入端，即第一 NMOS晶體管Nl和第二 NMOS晶體管N2的柵 極上，將輸入信號Vin反相成-Vin，生成差分的輸入信號。
上述差分接口電路，其中所述的MOS電流模邏輯電路MCML中，通過調(diào) 節(jié)第一 PMOS晶體管Pl和第二 PMOS晶體管P2的尺寸，獲得110mV的低電壓擺 幅和lcm長的強驅(qū)動能力，以驅(qū)動長的互連線，減小信號衰減。
上述差分接口電路，其中所述的第二反相器A2分別連接在靈敏放大器的輸出 端和第三反相器A3的輸入端，第二反相器A2和第三反相器A3將輸出的信號恢復(fù)、 放大到全擺幅信號。
本發(fā)明與中繼器結(jié)構(gòu)的長線互連電路比較，由于采用了基于MOS電流模邏輯 電路MCML設(shè)計發(fā)送器，不僅可以獲得110mV的極低電壓擺幅，而且由于減小了 面積使集成電路的制造成本降低。本發(fā)明與現(xiàn)有低擺幅接口互連電路比較，由于避 免了在芯片中引入額外的參考電壓產(chǎn)生電路，減小了電路的復(fù)雜度和功耗。仿真結(jié) 果表明，本發(fā)明比傳統(tǒng)的中繼器插入長線互連電路在互連線為lcm時，其總互連功 耗可減少44.38%,功耗延時積可減少46.23%的。


圖1是互連線;r3等效電路模型圖
圖2是現(xiàn)有在互連線上插入中繼器的結(jié)構(gòu)示意圖3是現(xiàn)有低擺幅互連線接口電路示意圖4是對比技術(shù)1的低擺幅接口電路結(jié)構(gòu)圖5是對比技術(shù)2的低擺幅接口電路結(jié)構(gòu)圖6是本發(fā)明的低擺幅差分接口電路結(jié)構(gòu)圖7是本發(fā)明低擺幅接口電路在lcm互連線負載下的仿真波形圖；圖8是本發(fā)明與現(xiàn)有插入中繼器結(jié)構(gòu)的功耗比較圖； 圖9是本發(fā)明與現(xiàn)有插入中繼器結(jié)構(gòu)的功耗延時積比較圖。
具體實施例方式
參照圖6，本發(fā)明的低擺幅接口電路包括發(fā)送器、互連線和接收器三部分，其
中
發(fā)送器，主要用于將芯片上的全擺幅信號轉(zhuǎn)換為低擺幅信號，它是由一個MOS 電流模邏輯電路MCML和第一反相器Al組成。MOS電流模邏輯電路MCML由第 一 NMOS晶體管Nl、第二 NMOS晶體管N2、第五NMOS晶體管N5、第一 PMOS 晶體管Pl和第二 PMOS晶體管P2組成。該第一 NMOS晶體管Nl和第二 NMOS 晶體管N2構(gòu)成N管邏輯的差分輸入電路；該第五NMOS晶體管N5構(gòu)成恒流源， 連接在第一 NMOS晶體管Nl和第二 NMOS晶體管N2的源級上，其柵電壓設(shè)置成 電源電壓VDD，以保證N5管一直處于導(dǎo)通狀態(tài)；該第一 PMOS晶體管Pl和第二 PMOS晶體管P2作為負載電阻，分別連接在N1和N2的漏極上，其柵極接地，一 直處于導(dǎo)通狀態(tài)。第一反相器Al連接在第一NMOS晶體管N1和第二NMOS晶體 管N2的柵極上，將輸入信號Vin反相成-Vin，生成差分的輸入信號。通過調(diào)節(jié)第一
PMOS晶體管Pl和第二 PMOS晶體管P2的尺寸，可以獲得110mV的低電壓擺幅 和lcm長的強驅(qū)動能力，以驅(qū)動長的互連線，減小信號衰減。該P1和P2的尺寸調(diào) 節(jié)可通過增大或減小PMOS晶體管的溝道寬度實現(xiàn)。溝道寬度的確定要保證即可獲 得較小的輸出電壓擺幅又可獲得較強的驅(qū)動能力。
互連線，為差分的兩條互連線Ll和L2，其每條互連線的等效電阻和等效電容 分別為Rl和Cl，該第一互連線Ll連接在發(fā)送器的輸出端A和接收器的輸入端C 之間，第二互連線L2連接在發(fā)送器的輸出端B和接收器的輸入端D之間。
接收器，由靈敏差分放大器G、第二反相器A2和第三反相器A3構(gòu)成，可以將 小至50mV的電壓擺幅恢復(fù)到全擺幅1.8V。靈敏放大器G由第三PMOS晶體管P3、 第四PMOS晶體管P4、第三NMOS晶體管N3和第四NMOS晶體管N4組成。第 三PMOS晶體管P3和第四PMOS晶體管P4為相同的PMOS管，它們的柵極鏈接 在第三PMOS晶體管P3的漏極，構(gòu)成有源電流鏡，作為整個靈敏差分放大器G的 負載；第三NMOS晶體管N3和第四NMOS晶體管N4為相同的NMOS管，它們 的柵極輸入分別為互連線上的低擺幅差分信號，漏極分別連接在第三PMOS晶體管 P3和第四PMOS晶體管P4的漏極上。靈敏差分放大器G放大互連線上的低擺幅信號；第二反相器A2和第三反相器A3構(gòu)成反相器鏈用來進一步放大信號使其恢復(fù)至 全擺幅。
整個電路的工作原理如下
當輸入電壓Vin為高電平時，第一NMOS晶體管Nl導(dǎo)通，第二NMOS晶體管
N2截止，且輸出電壓VA和VB分別為
r,KDD (2)
Fg-^D"-/xi (3)
其中，VDD為電源電壓，I為流過第五NMOS晶體管N5的電流，R為作為
負載的PMOS晶體管的等效電阻。
信號VA經(jīng)過第一互連線L1，傳輸?shù)届`敏放大器G的輸入端C，信號Ve經(jīng)過
第二互連線L2，傳輸?shù)届`敏放大器G的輸入端D，通過第二反相器A2和第三反相
器A3將Vb下拉至0電平。
當輸入電壓Vin為低電平時，第一 NMOS晶體管Nl截止，第二 NMOS晶體管
N2導(dǎo)通，輸出電壓為
&=KDZ> —/xi (4) &=W)i) (5) 信號VA經(jīng)過第一互連線L1，傳輸?shù)届`敏放大器G的輸入端C，信號VB經(jīng)過
第二互連線L2，傳輸?shù)届`敏放大器G的輸入端D，通過第二反相器A2和第三反相
器A3將VB上拉至電源電壓。
式(3)和式(4)中的IxR是互連線上的電壓擺幅Vswing，可見，在兩條差分
互連線上傳輸?shù)男盘柧怯?到VDD轉(zhuǎn)換為由VDD-IxR到VDD，即互連線上的
電壓擺幅VswingA VDD降為IxR。
本發(fā)明的效果可以通過以下仿真與比較進一步說明。
1. 仿真條件用SMIC 0.18-pm CMOS工藝庫，使用電路模擬軟件Cadence Spectre 對本發(fā)明的電路和現(xiàn)有插入中繼器結(jié)構(gòu)的電路進行了模擬比較；互連線采用第五層 互連金屬線Meta15，長度為0.2cm、 0.4cm、 0.6cm、 0.8cm、 l.Ocm互連線的等效模 型采用;r3模型。
2. 仿真結(jié)果
取互連線長度為l.Ocm的仿真結(jié)果如圖7所示。從圖7中可以看到，in為輸入 的全擺幅信號，out為輸出的全擺幅信號，A和B為發(fā)送器輸出到互連線上的信號，C和D為接收器來自互連線上的輸入信號。發(fā)送器輸出到互連線上信號A和B的電 壓擺幅V^ng為110mV，經(jīng)過長的互連線傳輸后衰減為C和D，其電壓擺幅為50mV， 接收器將互連線上50mV的低擺幅信號恢復(fù)至全擺幅1.8V。 3.電路比較
取互連線長度分別為0.2cm、 0.4cm、 0.6cm、 0.8cm、 l.Ocm，用本發(fā)明與插入 中繼器結(jié)構(gòu)電路對其功耗進行相比，結(jié)果如圖8所示。從圖8可見，本發(fā)明的接口 電路在功耗方面優(yōu)于插入中繼器結(jié)構(gòu)的電路，在互連線長度為l.Ocm時，本發(fā)明可 將插入中繼器結(jié)構(gòu)電路的總互連功耗減少44.38%。
取互連線長度分別為0.2cm、 0.4cm、 0.6cm、 0.8cm、 l.Ocm，用本發(fā)明與插入 中繼器結(jié)構(gòu)電路對其功耗延時積進行相比，結(jié)果如圖9所示。從圖9可見，在互連 線長度超過0.6cm時，本發(fā)明的接口電路在功耗延時積方面優(yōu)于插入中繼器結(jié)構(gòu)的 電路，在互連線長度為l.Ocm時，本發(fā)明可將插入中繼器結(jié)構(gòu)電路的互連功耗延時 積減少46.23%。
權(quán)利要求
1. 一種用于片上長線互連的差分接口電路，包括發(fā)送器，用于將芯片上的全擺幅信號轉(zhuǎn)換為低擺幅信號；長互連線，用于連接發(fā)送器和接收器；接收器，用于將長的互連線上的低擺幅的信號恢復(fù)至全擺幅信號；所述的發(fā)送器采用MOS電流模邏輯電路(MCML)與第一反相器(A1)連接構(gòu)成；所述的接收器采用靈敏放大器(G)與第二反相器(A2)和第三反相器(A3)連接構(gòu)成。
2. 根據(jù)權(quán)利要求l所述的差分接口電路，其特征在于，第一反相器(A1)連接在 MOS電流模邏輯電路(MCML)的差分輸入端，即第一NMOS晶體管N1和第二NMOS 晶體管N2的柵極上，將輸入信號Vin反相成-Vin，生成差分的輸入信號。
3. 根據(jù)權(quán)利要求l所述的差分接口電路，其特征在于，MOS電流模邏輯電路 (MCML)中，通過調(diào)節(jié)第一 PMOS晶體管Pl和第二 PMOS晶體管P2的尺寸，獲得 110mV的低電壓擺幅和lcm長的強驅(qū)動能力，以驅(qū)動長的互連線，減小信號衰減。
4. 根據(jù)權(quán)利要求l所述的差分接口電路，其特征在于，第二反相器(A2)分別 連接在靈敏放大器的輸出端和第三反相器(A3)的輸入端，第二反相器(A2)和第 三反相器(A3)將輸出的信號恢復(fù)、放大到全擺幅信號。
全文摘要
本發(fā)明公開了一種用于片上長線互連的差分接口電路，主要解決片上長線互連的功耗問題。其電路結(jié)構(gòu)包括發(fā)送器、長互連線和接收器，該發(fā)送器由一個反相器(A1)和一個MOS電流模邏輯電路構(gòu)成，用于將芯片上的全擺幅信號轉(zhuǎn)換為低擺幅信號；該接收器采用靈敏放大器(G)與第二反相器(A2)和第三反相器(A3)連接構(gòu)成，用于將長的互連線上的低擺幅的信號恢復(fù)至全擺幅信號。本發(fā)明在不需要引入外加參考電壓的條件下，能有效降低片上長線互連的功耗，可用于集成電路設(shè)計中片上系統(tǒng)SoC的長線互連。
文檔編號H03K19/0175GK101304251SQ200810018339
公開日2008年11月12日 申請日期2008年5月30日 優(yōu)先權(quán)日2008年5月30日
發(fā)明者勇 劉, 司江渤, 贊 李, 蔡覺平, 躍 郝 申請人:西安電子科技大學(xué)