專利名稱：多模除法器重定時(shí)電路的制作方法
技術(shù)領(lǐng)域：
所公開的實(shí)施例涉及多模除法器(MMD)。
背景技術(shù)：
蜂窩電話內(nèi)的接收機(jī)和發(fā)射機(jī)電路通常包括一個(gè)或多個(gè)本地振蕩器。 例如，這種本地振蕩器可以包括鎖相環(huán).(PLL)，該鎖相環(huán)用于從晶體振蕩 器接收穩(wěn)定但頻率相對(duì)較低的信號(hào)(例如，20MHz)，并生成所選擇的相對(duì) 較高頻率(例如，900MHz)的輸出信號(hào)。PLL的反饋環(huán)包括分頻器，其接 收高頻信號(hào)，并對(duì)該高頻信號(hào)進(jìn)行分頻以獲得與來自晶體振蕩器的信號(hào)具 有相同相位和頻率的低頻信號(hào)。
一種這里稱為"多模除法器"(MMD)的除法器經(jīng)常用于實(shí)現(xiàn)分頻器。 該MMD接收高頻輸入信號(hào)SIN，并將該信號(hào)除以除數(shù)值DV，以生成低頻 輸出信號(hào)SOUT。所述MMD包括多個(gè)模數(shù)除法器級(jí)(MDS)，這些MDS 被鏈接在一起以構(gòu)成MMD。每個(gè)MDS (除最后的MDS外)從所述鏈中 的下一個(gè)MDS接收反饋模數(shù)控制信號(hào)。每個(gè)MDS還接收模數(shù)除數(shù)控制信 號(hào)S。如果特定MDS的模數(shù)除數(shù)控制信號(hào)S具有第一數(shù)字邏輯值，那么 MDS在除以二的模式下操作，否則MDS在除以三的模式下操作。MMD 的各個(gè)MDS級(jí)的模數(shù)除數(shù)控制信號(hào)值S—起確定MMD除以的除數(shù)值DV。
在許多MMD應(yīng)用中，MMD輸出信號(hào)將具有約為百分之五十的占空 比。相對(duì)于高頻MMD輸入信號(hào)，輸出信號(hào)還將具有較低的抖動(dòng)。每個(gè)MDS 級(jí)引入一定量的抖動(dòng)。由于MDS級(jí)的級(jí)聯(lián)，MMD的各個(gè)MDS級(jí)的抖動(dòng) 會(huì)累加。在包括蜂窩電話標(biāo)準(zhǔn)的一個(gè)蜂窩電話應(yīng)用中，使用最后MDS的輸
6出作為MMD輸出，這會(huì)造成大量的累加抖動(dòng)，以致不能滿足蜂窩電話標(biāo) 準(zhǔn)強(qiáng)加給MMD的噪聲要求。
用于解決該問題的一個(gè)傳統(tǒng)方式是使用無抖動(dòng)高頻MMD輸入信號(hào)， 以利用高速觸發(fā)器對(duì)抖動(dòng)的低頻MMD輸出信號(hào)進(jìn)行同步(進(jìn)行"重定時(shí)")。 這使得觸發(fā)器的輸出幾乎無抖動(dòng)。然而，該解決方案通常需要高頻MMD 輸入信號(hào)和低頻MMD輸出信號(hào)之間的完全確定的相位關(guān)系。由于MMD 結(jié)構(gòu)，當(dāng)除數(shù)值DV較大時(shí)，很難在兩個(gè)信號(hào)之間維持足夠恒定的相位關(guān) 系。
用于解決抖動(dòng)問題的第二種傳統(tǒng)方式包括三個(gè)觸發(fā)器。第一觸發(fā)器將 用于控制第一 MDS級(jí)的模數(shù)控制信號(hào)與高頻MMD輸入信號(hào)進(jìn)行同步。模 數(shù)控制信號(hào)是用于確定第一MDS級(jí)是除以二還是除以三的信號(hào)。將第一觸 發(fā)器的已同步輸出提供給第二觸發(fā)器的時(shí)鐘輸入端。第二觸發(fā)器的D輸入 端被耦合來接收固定的數(shù)字邏輯高值，使得第一觸發(fā)器的已同步輸出的邊 沿將該數(shù)字邏輯高值時(shí)鐘輸入到第二觸發(fā)器。第二觸發(fā)器的其余輸入端被 耦合來接收復(fù)位信號(hào)，該復(fù)位信號(hào)是來自在MMD中間的若干MDS的若干 信號(hào)輸出的邏輯組合。因此，該復(fù)位信號(hào)將第二觸發(fā)器復(fù)位到數(shù)字邏輯低。 將第二觸發(fā)器的輸出提供給第三觸發(fā)器的D輸入端，并且使用高頻MMD 輸入信號(hào)作為時(shí)鐘對(duì)第三觸發(fā)器進(jìn)行定時(shí)，以便使第二觸發(fā)器的輸出與高 頻MMD輸入信號(hào)同步。第三觸發(fā)器的復(fù)位輸入端被耦合來接收復(fù)位信號(hào)。 第三觸發(fā)器的Q輸出端輸出所期望的低抖動(dòng)低頻信號(hào)，其占空比約為百分 之五十。遺憾的是，由于三個(gè)觸發(fā)器中的兩個(gè)是利用高頻MMD輸入信號(hào) 作為時(shí)鐘進(jìn)行定時(shí)，所以該第二種傳統(tǒng)解決方案消耗大量功率。因此，功 率消耗非常高。

發(fā)明內(nèi)容
多模除法器(MMD)接收MMD輸入信號(hào)，將該MMD輸入信號(hào)除以 一個(gè)除數(shù)值，并且輸出MMD輸出信號(hào)SOUT。 MMD包括新型重定時(shí)電路 (例如，時(shí)序邏輯元件)和模數(shù)除法器級(jí)(MDS)鏈。每個(gè)MDS接收輸 入信號(hào)，將其除以二或三對(duì)來進(jìn)行分頻，并且輸出結(jié)果作為輸出信號(hào)。每個(gè)MDS對(duì)其自己的模數(shù)控制信號(hào)作出響應(yīng)，該模數(shù)控制信號(hào)用于控制該 MDS是除以二還是除以三的。時(shí)序邏輯元件輸出MMD輸出信號(hào)SOUT。 所述鏈中的開始MDS級(jí)中的一個(gè)MDS級(jí)的模數(shù)控制信號(hào)用于將時(shí)序邏輯 元件置于第一狀態(tài)。在所述鏈中間的一個(gè)MDS的輸出信號(hào)用于將時(shí)序邏輯 元件置于第二狀態(tài)。在一個(gè)實(shí)例中，時(shí)序邏輯元件是觸發(fā)器。模數(shù)控制信 號(hào)設(shè)置觸發(fā)器，使得該觸發(fā)器處于"置位(SET)"狀態(tài)，并將輸出信號(hào)SOUT 斷言(assert)為數(shù)字邏輯高值。在所述鏈中間的MDS的輸出信號(hào)將觸發(fā) 器復(fù)位，使得該觸發(fā)器處于"復(fù)位(RESET)"狀態(tài)，并將輸出信SOUT解 除斷言(deassert)為數(shù)字邏輯低值。
應(yīng)當(dāng)認(rèn)識(shí)到的是，用于將時(shí)序邏輯元件置于第一狀態(tài)的模數(shù)控制信號(hào) 相對(duì)MMD輸入信號(hào)具有小量累加抖動(dòng)。模數(shù)控制信號(hào)由所述鏈中的前面 的MDS的低抖動(dòng)輸出信號(hào)來選通(gate)。因?yàn)樵撃?shù)控制信號(hào)的脈沖的 邊沿具有較低抖動(dòng)，所以輸出信號(hào)SOUT的相應(yīng)邊沿也具有較低抖動(dòng)。此 外，還應(yīng)認(rèn)識(shí)到的是，MDS級(jí)其中之一的輸出信號(hào)在模數(shù)信號(hào)的邊沿之間 近似中途處進(jìn)行轉(zhuǎn)換。從而，將這一個(gè)MDS級(jí)輸出信號(hào)用于在模數(shù)控制信 號(hào)的每對(duì)相鄰脈沖的近似中間處將時(shí)序邏輯元件置回第二狀態(tài)，使得輸出 信號(hào)SOUT具有近似50/50的占空比。
在一個(gè)有利方面中，用于生成輸出信號(hào)SOUT的時(shí)序邏輯元件不以 MMD輸入信號(hào)的較高頻率作為時(shí)鐘進(jìn)行定時(shí)。用于置位和復(fù)位時(shí)序邏輯元 件的信號(hào)具有比MMD輸入信號(hào)更長的最小脈沖寬度。相應(yīng)地，與使用更 高頻率的MMD輸入信號(hào)來對(duì)MMD輸出信號(hào)進(jìn)行重定時(shí)的傳統(tǒng)重定時(shí)電 路相比，新型重定時(shí)電路消耗的功率顯著地更低。
前文是概述并因此根據(jù)需要包含對(duì)細(xì)節(jié)的簡化、 一般化和省略；從而， 本領(lǐng)域技術(shù)人員應(yīng)當(dāng)意識(shí)到，本概述僅是示例性的而非限制性的。在這里 給出的非限制性具體描述中，這里所描述的完全由權(quán)利要求來限定的設(shè)備 和/或方法的其它方面、創(chuàng)造性特征和優(yōu)點(diǎn)將變得更加清楚。


圖1是根據(jù)一個(gè)新穎性方面的移動(dòng)通信設(shè)備(在該實(shí)例中為蜂窩電話) 的簡化圖；圖2是圖1的移動(dòng)通信設(shè)備內(nèi)的RF收發(fā)機(jī)集成電路的示圖； 圖3是圖2的RF收發(fā)機(jī)集成電路中的本地振蕩器的示圖； 圖4是圖3的本地振蕩器的分頻器的示圖，該分頻器是多模除法器 (MMD)，該示圖是使用邏輯門符號(hào)的概圖5給出了一個(gè)公式，其指示對(duì)于圖4的七階MMD除以所期望的除
數(shù)，S[6:0]的數(shù)值應(yīng)該處于何種順序；
圖6是圖4的MMD的一個(gè)MDS的概圖7是示出圖4的MMD的操作的波形圖8A是圖4的MMD的重定時(shí)電路149的第一實(shí)例的示圖8B是示出圖8A的重定時(shí)電路如何生成MMD輸出信號(hào)SOUT的簡
化波形圖9A是圖4的MMD的重定時(shí)電路149的第二實(shí)例的示圖； 圖9B是示出圖9A的重定時(shí)電路如何生成MMD輸出信號(hào)SOUT的簡 化波形圖10是可以在圖9A的電路中所使用的用于代替且不是CML-CMOS 緩沖器179的差分鎖存器的電路圖11是根據(jù)一個(gè)新穎性方面的方法的流程圖。
具體實(shí)施例方式
圖1是根據(jù)一個(gè)新穎性方面的移動(dòng)通信設(shè)備100的簡化圖。在該例子 中的移動(dòng)通信設(shè)備100是蜂窩電話。蜂窩電話100包括天線101和若干集 成電路，這些集成電路包括新型射頻(RF)收發(fā)機(jī)集成電路102和數(shù)字基 帶集成電路103。數(shù)字基帶集成電路103主要包括數(shù)字電路并且包括數(shù)字處 理器。數(shù)字基帶集成電路103的實(shí)例是可以從Qualcomm公司獲得的 MSM6280。新型RF收發(fā)機(jī)集成電路102包括用于處理模擬信號(hào)的電路。
圖2是圖1的RF收發(fā)機(jī)集成電路102的更具體的示圖。接收機(jī)"信號(hào) 鏈"104包括低噪聲放大器(LNA)模塊105、混頻器106和基帶濾波器 107。當(dāng)在GSM (全球移動(dòng)通信系統(tǒng))模式中進(jìn)行接收時(shí)，天線101上的 信號(hào)經(jīng)過開關(guān)復(fù)用器(switchplexer)108，然后經(jīng)過路徑109、經(jīng)過SAW 110， 然后進(jìn)入LNA 105。當(dāng)在CDMA (碼分多址)模式中進(jìn)行接收時(shí)，天線101上的信號(hào)經(jīng)過Switchplexer 108、經(jīng)過雙工器111并且經(jīng)過路徑112，然后 進(jìn)入LNA105。在所有模式中，LNA105放大高頻信號(hào)。本地振蕩器(LO) 113向混頻器106提供適當(dāng)頻率的本振信號(hào)，以便對(duì)接收機(jī)進(jìn)行調(diào)諧以接收 合適頻率的信號(hào)。混頻器106將高頻信號(hào)向下解調(diào)為低頻信號(hào)。通過基帶 濾波器107濾除不期望的高頻噪聲。將基帶濾波器107的模擬輸出提供給 數(shù)字基帶集成電路103中的模擬/數(shù)字轉(zhuǎn)換器(ADC) 114。 ADC 114將模 擬信號(hào)數(shù)字化為數(shù)字信息，隨后由數(shù)字基帶集成電路103中的數(shù)字處理器 對(duì)該數(shù)字信息進(jìn)行進(jìn)一步的處理。
發(fā)射機(jī)"信號(hào)鏈"115包括基帶濾波器115、混頻器117和功率放大器 模塊118。由數(shù)字基帶集成電路103內(nèi)的數(shù)字/模擬轉(zhuǎn)換器(DAC) 119將 要發(fā)送的數(shù)字信息轉(zhuǎn)換為模擬信號(hào)。將得到的模擬信號(hào)提供給RF收發(fā)機(jī)集 成電路102內(nèi)的基帶濾波器116?；鶐V波器116濾除不期望的高頻噪聲。 混頻器117將基帶濾波器116的輸出調(diào)制到高頻載波上。本地振蕩器(LO) 120將本振信號(hào)提供給混頻器117，使得高頻載波具有用于正在使用的信道 的正確的頻率。隨后通過功率放大器模塊118對(duì)混頻器117的高頻輸出進(jìn) 行放大。當(dāng)在GSM模式中進(jìn)行發(fā)射時(shí)，功率放大器模塊118經(jīng)由路徑121、 通過switchplexer 108將信號(hào)輸出到天線101上。當(dāng)在CDMA模式中進(jìn)行 發(fā)射時(shí)，功率放大器模塊118經(jīng)由路徑122將信號(hào)輸出到雙工器111。信號(hào) 經(jīng)過雙工器111、經(jīng)過switchplexer 108并到達(dá)天線101。通常使用允許用 于非雙工(例如GSM)和用于雙工(例如CDMA1X)通信的雙工器111 以及switchplexer 108。圖2的具體電路僅是這里為了舉例目的而給出的一 種可能的實(shí)現(xiàn)方案。
下面結(jié)合接收機(jī)中的本地振蕩器(LO) 113的操作來說明本地振蕩器 113和120的操作。圖3是本地振蕩器113的更具體的示圖。本地振蕩器 113包括晶體振蕩器信號(hào)源123和N分?jǐn)?shù)鎖相環(huán)(PLL) 124。在本實(shí)例中， 晶體振蕩器信號(hào)源123是到外部晶體振蕩器模塊的連接?；蛘?，晶體振蕩 器信號(hào)源是設(shè)置在RF收發(fā)機(jī)集成電路102上的振蕩器，其中所述晶體在集 成電路102外部但是經(jīng)由集成電路102的端子連接到振蕩器。
PLL 124包括相位檢測(cè)器(PD) 125、充電泵126、環(huán)路濾波器127、 壓控振蕩器(VCO) 128、信號(hào)調(diào)節(jié)輸出除法器129以及新型分頻器130 (有時(shí)稱為"環(huán)路除法器")。分頻器130接收頻率為第一高頻Fl的分頻器輸入 信號(hào)SIN，將該信號(hào)除以除數(shù)D來進(jìn)行分頻，并輸出頻率為第二低頻F2 的分頻器輸出信號(hào)SOUT。在分頻器130的多個(gè)計(jì)數(shù)周期內(nèi)，當(dāng)PLL被鎖 定時(shí)F2二F1/D。當(dāng)被鎖定時(shí)，SOUT信號(hào)的頻率F2和相位與從晶體振蕩 器信號(hào)源123提供的參考時(shí)鐘信號(hào)的頻率和相位匹配。
分頻器130包括新型多模除法器(MMD)131、加法器132和sigma-delta 調(diào)制器133。在一個(gè)計(jì)數(shù)周期中，多模除法器131將輸入節(jié)點(diǎn)134上的分頻 器輸入信號(hào)SIN除以除數(shù)值DV，并在輸出節(jié)點(diǎn)135上生成分頻器輸出信 號(hào)SOUT。除數(shù)值DV是加法器132的第一數(shù)字輸入端口 136上的第一數(shù) 字值與加法器132的第二數(shù)字輸入端口 137上的第二數(shù)字值相加的和。 Sigma-ddta調(diào)制器133隨時(shí)間改變第二數(shù)值輸入端口 137上的數(shù)值，使得 在MMD的多個(gè)計(jì)數(shù)周期內(nèi)，F(xiàn)2二F1/D。
多模除法器的高級(jí)說明
圖4是圖3的新型MMD 131更具體的示圖。MMD 131包括輸入緩沖 器141、由七個(gè)多模除法器級(jí)(MDS級(jí))142-148構(gòu)成的鏈以及新型重定時(shí) 電路149。開始的三個(gè)MDS級(jí)142-144在電流模式邏輯(CML)中實(shí)現(xiàn)。 最后的四個(gè)MDS級(jí)145-148在互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)邏輯中實(shí) 現(xiàn)。緩沖器和反相器150-153從CMOS邏輯信號(hào)和電平變換到CML邏輯 信號(hào)和電平。每個(gè)MDS級(jí)接收輸入信號(hào)并將該信號(hào)除以除數(shù)2或3來對(duì)該 信號(hào)進(jìn)行分頻，并且輸出結(jié)果作為輸出信號(hào)。在圖4中，七個(gè)MDS級(jí)被標(biāo) 記為DIV23CELL0到DIV23CELL6。由七個(gè)MDS級(jí)輸出的輸出信號(hào)分別 被標(biāo)記為00至ljO6。圖4的每個(gè)MDS級(jí)可以除以2或除以3，這取決于模 數(shù)除數(shù)控制信號(hào)S和反饋模數(shù)控制信號(hào)FMC的值。這里字母FMC代表"反 饋模數(shù)控制"?？偟腗MD 131除以的除數(shù)值DV是利用七個(gè)S模數(shù)除數(shù)控 制信號(hào)S[6:0]的值來確定的。
圖5給出一個(gè)公式，其指示對(duì)于MMD131除以所需除數(shù)值DV，模數(shù) 除數(shù)控制信號(hào)S[6:0]應(yīng)該處于何種順序。例如，如果MMD 131將要除以除 數(shù)值181，則S[6:0]將是數(shù)值
。一個(gè)MDS級(jí)的高級(jí)說明
圖6是圖4的MMD131的第一MDS級(jí)142的簡化圖。第一級(jí)MDS 142 具有代表其它MDS級(jí)143-148的結(jié)構(gòu)的結(jié)構(gòu)。第一MDS 142包括第一級(jí) 157和第二級(jí)158。第一級(jí)157包括D型觸發(fā)器159、或(OR)門160、異 或(NOR)門161和緩沖器150。圖8中的OR門160、 NOR門161和緩 沖器150與圖4中所示出的OR門160、 NOR門161和緩沖器150相同。 在一種實(shí)現(xiàn)中，將門160和161的功能并入觸發(fā)器159的電路中，其中觸 發(fā)器159是CML觸發(fā)器。第二級(jí)158包括D型觸發(fā)器162和NOR門163。 在一種實(shí)現(xiàn)中，將NOR門163的功能并入觸發(fā)器162的電路中，其中觸發(fā) 器162是CML觸發(fā)器。
MDS級(jí)142在輸入引線164和165上接收差分輸入信號(hào)SINBUF和 SINBUFB，并且在輸出引線166和167上輸出差分輸出信號(hào)O0和OOB。 輸入引線168是用于從MDS級(jí)143接收反饋模數(shù)控制信號(hào)FMC1的輸入 引線。輸入引線169是用于接收模數(shù)除數(shù)控制信號(hào)S
的輸入引線，其中 S
用于確定MDS 142是將處于"除以2的模式"中還是將處于"除以3 的模式"中。輸入引線170和171用于接收信號(hào)，該信號(hào)用于當(dāng)?shù)谝患?jí)正 在輸出處于不變狀態(tài)的恒定數(shù)字邏輯時(shí)關(guān)斷第一級(jí)159。在這種情況下，通 過不對(duì)第一級(jí)159供電來節(jié)省功率。當(dāng)關(guān)斷第一級(jí)159時(shí)，使用晶體管(未 示出)將第一級(jí)159的輸出引線耦合到適當(dāng)?shù)臄?shù)字邏輯值，該適當(dāng)?shù)臄?shù)字 邏輯值是如果對(duì)觸發(fā)器159供電則該觸發(fā)器將要輸出的數(shù)字邏輯值。
在操作中，如果模數(shù)除數(shù)控制信號(hào)S
是數(shù)字邏輯高，則MDS級(jí)142 處于除以2的模式。另一方面，如果模數(shù)除數(shù)控制信號(hào)S[O]是數(shù)字邏輯低， 則MDS 142處于"除以3的模式"。
在除以2的模式中，不管反饋模數(shù)控制信號(hào)FMC1的數(shù)字邏輯電平如 何，MDS級(jí)142都將輸入信號(hào)除以2。 S
為數(shù)字邏輯高，這會(huì)導(dǎo)致緩沖 器150將數(shù)字邏輯高提供到NOR門161的最左側(cè)輸入引線。因此，不管 OR門160輸出的信號(hào)如何，NOR門161都輸出數(shù)字邏輯低。因?yàn)樵摂?shù)字 邏輯低信號(hào)是"模數(shù)控制信號(hào)"，所以將其標(biāo)記為MC0B。 MC0B為數(shù)字邏 輯低，這會(huì)導(dǎo)致觸發(fā)器159時(shí)鐘輸入(clock in)數(shù)字邏輯低值。因此，由 觸發(fā)器I59輸出的信號(hào)Q1保持為數(shù)字邏輯低值。因?yàn)樵贜OR門163的上面的輸入引線上出現(xiàn)數(shù)字邏輯低值，所以NOR門163起到將其下輸入引線 上的信號(hào)反轉(zhuǎn)并且將反轉(zhuǎn)的信號(hào)提供給觸發(fā)器162的D輸入引線上的功能。 因此，NOR門163將在觸發(fā)器162的Q輸出引線上輸出的值反轉(zhuǎn)，并將該 反轉(zhuǎn)的信號(hào)值提供回到觸發(fā)器162的D輸入引線上。因此，觸發(fā)器162用 作翻轉(zhuǎn)觸發(fā)器，以便將輸入信號(hào)SINBUF的頻率除以2來進(jìn)行分頻。
在除以3的模式中，取決于觸發(fā)器162的狀態(tài)和反饋模數(shù)控制信號(hào) FMC1的邏輯電平，MDS 142除以2或者除以3。如果反饋模數(shù)控制信號(hào) FMC1和從觸發(fā)器162輸出的Q2B信號(hào)都具有數(shù)字邏輯低電平，則在三個(gè) 后續(xù)輸入信號(hào)SINBUF時(shí)段期間，MDS 142除以3。如果FMC1和Q2B都 具有數(shù)字邏輯低值，則OR門160輸出數(shù)字邏輯低值。因此，NOR門161 的兩個(gè)輸出均為數(shù)字邏輯低值。NOR門161將模數(shù)控制信號(hào)MCOB斷言為 數(shù)字邏輯高值。然后將該數(shù)字邏輯高值時(shí)鐘輸入觸發(fā)器159中。當(dāng)在觸發(fā) 器159的Q輸出引線上出現(xiàn)數(shù)字邏輯高值時(shí)，則將NOR門163的輸出強(qiáng) 制為低。不管在NOR門163的下輸入引線上提供的數(shù)字邏輯值如何，NOR 門163都輸出該數(shù)字邏輯低值。將觸發(fā)器162的D輸入引線上的數(shù)字邏輯 低值時(shí)鐘輸入到觸發(fā)器162中，從而在觸發(fā)器162翻轉(zhuǎn)期間，將當(dāng)前低脈 沖周期有效地?cái)U(kuò)展了一個(gè)時(shí)鐘周期。觸發(fā)器162的Q輸出端的低值用于去 除來自O(shè)R門160的上輸入引線的Q2B的數(shù)字邏輯低值，使得OR門160 輸出數(shù)字邏輯高值，這使NOR門161將模數(shù)控制信號(hào)MC0B強(qiáng)制回到數(shù) 字邏輯低電平。相應(yīng)地，F(xiàn)MC1的低脈沖導(dǎo)致在觸發(fā)器162的翻轉(zhuǎn)中插入 一個(gè)周期延遲。不像會(huì)導(dǎo)致將輸入信號(hào)SINBUF除以2的常規(guī)翻轉(zhuǎn)操作， 具有一個(gè)周期擴(kuò)展的翻轉(zhuǎn)操作有效地將輸入信號(hào)SINBUF除以3。在除以3 的模式中，如果MDS級(jí)142沒有接收到信號(hào)FMC1的低脈沖，則觸發(fā)器 159總是將數(shù)字邏輯低輸出到NOR門163的上輸入引線上，并且第二級(jí)的 觸發(fā)器162繼續(xù)翻轉(zhuǎn)并執(zhí)行除以2操作。因此可以看出，模數(shù)控制信號(hào) MC0B的值確定在下一個(gè)時(shí)鐘周期期間MDS 142是除以2還是除以3。
MMD和重定時(shí)電路操作
圖7是示出圖4的MMD131的操作的波形圖。信號(hào)O0到06是MDS 級(jí)142到148的輸出信號(hào)。信號(hào)MC0B是上文結(jié)合圖6所討論的模數(shù)控制在圖4中示出的模數(shù)控制信號(hào)。將 提供到MMD 131的輸入信號(hào)SIN表示為方塊，因?yàn)槠漕l率對(duì)于在圖7的 波形圖中示出的單個(gè)轉(zhuǎn)換而言太高。輸出信號(hào)SOUT是圖4的新型重定時(shí) 電路149的輸出信號(hào)。標(biāo)記為DCC的信號(hào)是用于對(duì)模數(shù)控制信號(hào)的占空比 進(jìn)行校正的"占空比校正信號(hào)"。DCC信號(hào)的一個(gè)實(shí)例是MDS輸出信號(hào) 05。
圖8A是圖4的MMD 131的重定時(shí)電路149的一個(gè)實(shí)例的更具體的示 圖。重定時(shí)電路149包括反相器172和CMOS (互補(bǔ)金屬氧化物半導(dǎo)體) 時(shí)序邏輯元件173。在該例子中，時(shí)序邏輯元件173是D型觸發(fā)器。除了 將邏輯值反轉(zhuǎn)外，反相器172從CML信號(hào)電平變換到CMOS信號(hào)電平。 在圖8A的實(shí)例中，占空比校正信號(hào)是從MDS 147輸出的輸出信號(hào)05。
圖8B是示出圖8A的重定時(shí)電路149的操作的簡化波形圖。當(dāng)模數(shù)控 制信號(hào)MC1B在時(shí)間Tl轉(zhuǎn)換為高時(shí)，則將數(shù)字邏輯低值提供到觸發(fā)器173 的異步有效低SET輸入引線174。在圖4的實(shí)例中，模數(shù)控制信號(hào)MC1B 是第二MDS級(jí)143內(nèi)的CML信號(hào)。當(dāng)模數(shù)控制信號(hào)MC1B轉(zhuǎn)換為高時(shí)， 則將觸發(fā)器173異步置于第一狀態(tài)(BP， SET狀態(tài))。在該狀態(tài)中，觸發(fā)器 173將輸出節(jié)點(diǎn)135上的信號(hào)SOUT斷言為數(shù)字邏輯高值。接下來，在時(shí) 間T3，從MDS級(jí)147輸出的輸出信號(hào)05轉(zhuǎn)換為數(shù)字邏輯高值。在CMOS 電路中實(shí)現(xiàn)MDS級(jí)147，且信號(hào)05具有CMOS信號(hào)電平。將信號(hào)05在 時(shí)間T3的低到高信號(hào)轉(zhuǎn)換提供到觸發(fā)器173的時(shí)鐘輸入引線175上。低到 高信號(hào)轉(zhuǎn)換導(dǎo)致觸發(fā)器173將數(shù)字邏輯低值時(shí)鐘輸入到觸發(fā)器173的D輸 入引線176上。因此，將觸發(fā)器173置于第二狀態(tài)(即，RESET狀態(tài))。 在該狀態(tài)中，觸發(fā)器173將輸出節(jié)點(diǎn)135上的信號(hào)SOUT解除斷言為數(shù)字 邏輯低值。因?yàn)樾盘?hào)05的低到高轉(zhuǎn)換在如圖7所示的(以及如在圖8B的 簡化圖中所示的)模數(shù)控制信號(hào)MC1B的相鄰高脈沖之間大約中途發(fā)生， 所以得到的MMD輸出信號(hào)SOUT具有近似50/50的占空比。
在傳統(tǒng)MMD重定時(shí)電路中，傳遞到MMD的高速M(fèi)MD輸入信號(hào)通 常是用于對(duì)MMD輸出信號(hào)進(jìn)行同步以便減小MMD輸出信號(hào)中的抖動(dòng)的 信號(hào)。使用該高速信號(hào)來進(jìn)行同步，這造成重定時(shí)電路消耗大量功率。在 一個(gè)有利方面中，應(yīng)當(dāng)認(rèn)識(shí)到，圖4的模數(shù)控制信號(hào)MC1B是低抖動(dòng)信號(hào)，
14其在所期望的輸出信號(hào)SOUT應(yīng)當(dāng)轉(zhuǎn)換的周期時(shí)進(jìn)行轉(zhuǎn)換。因此，在圖8A 的電路中使用MC1B信號(hào)，以切換信號(hào)SOUT的邏輯電平。在輸出信號(hào) SOUT的每個(gè)周期期間，模數(shù)控制信號(hào)MC1B僅轉(zhuǎn)換兩次。由圖8A的重 定時(shí)電路生成的輸出信號(hào)SOUT的上升沿相對(duì)MMD 131的SIN輸入信號(hào) 具有較低抖動(dòng)，這是因?yàn)镸C1B模數(shù)控制信號(hào)相對(duì)輸入信號(hào)SIN具有較小 抖動(dòng)。因?yàn)樯蒑C1B信號(hào)的MDS級(jí)，MDS143，是在MDS級(jí)鏈中位于 前面的MDS級(jí)，所以MC1B具有較小抖動(dòng)。因?yàn)閮H存在一個(gè)前面的MDS 級(jí)，MDS級(jí)142，所以由于前面的MDS級(jí)而在MC1B信號(hào)中造成的累加 抖動(dòng)較小。圖8A的電路不包括利用MMD輸入信號(hào)SIN的較高頻率作為 時(shí)鐘進(jìn)行定時(shí)的任何觸發(fā)器或其它時(shí)序邏輯元件。觸發(fā)器173以與低頻輸 出信號(hào)SOUT相同的頻率作為時(shí)鐘進(jìn)行定時(shí)，并且因此與利用輸入信號(hào)SIN 的更高頻率作為時(shí)鐘進(jìn)行定時(shí)的傳統(tǒng)MMD重定時(shí)電路中的時(shí)序邏輯元件 相比，消耗更少的開關(guān)功率。MC1B基本上沒有其脈沖寬度與輸入信號(hào)SIN 的最短脈沖一樣短的脈沖。因?yàn)橛|發(fā)器173是以比SIN更低的頻率進(jìn)行定 時(shí)并且具有比SIN更長的最小脈沖寬度，所以觸發(fā)器173可以在CMOS電 路中實(shí)現(xiàn)。通過在CMOS電路中實(shí)現(xiàn)重定時(shí)電路的時(shí)序邏輯元件，與包括 CML或消耗更大DC電流的其它高速時(shí)序邏輯元件的傳統(tǒng)重定時(shí)電路相 比，降低了重定時(shí)電路的DC功率消耗。此外，使用模數(shù)控制信號(hào)來將輸 出信號(hào)SOUT斷言為第一數(shù)字邏輯電平，并隨后使用適當(dāng)MDS級(jí)輸出信 號(hào)在適當(dāng)時(shí)間解除斷言輸出信號(hào)SOUT，這種技術(shù)不需要模數(shù)控制信號(hào)和 MDS輸出信號(hào)之間的任何相位關(guān)系。沒有對(duì)難以實(shí)現(xiàn)的相位關(guān)系的需求， 這簡化了電路設(shè)計(jì)。
圖9A是圖4的MMD131的重定時(shí)電路149的另一個(gè)實(shí)例的具體示圖。 圖9A的重定時(shí)電路149包括時(shí)序邏輯元件177 (在該例子中，為觸發(fā)器)、 CMOS反相器178和非反相CML到CMOS緩沖器179。
圖9B是示出圖9A的重定時(shí)電路149的操作的簡化波形圖。當(dāng)模數(shù)控 制信號(hào)MC1B在Tl時(shí)間進(jìn)行低到高轉(zhuǎn)換時(shí)，信號(hào)從CML信號(hào)電平轉(zhuǎn)換到 CMOS信號(hào)電平，并且該信號(hào)被提供到觸發(fā)器177的時(shí)鐘輸入引線181。 觸發(fā)器177的時(shí)鐘輸入引線181上的信號(hào)的低到高轉(zhuǎn)換導(dǎo)致觸發(fā)器177將 數(shù)字邏輯低電平時(shí)鐘輸入到D輸入引線182上。這會(huì)將觸發(fā)器177置于第一狀態(tài)(即，RESET狀態(tài))，并且導(dǎo)致觸發(fā)器177將輸出節(jié)點(diǎn)135上的MMD 輸出信號(hào)SOUT強(qiáng)制變?yōu)閿?shù)字邏輯低電平。反相器178將MDS輸出信號(hào) 05反轉(zhuǎn)，使得時(shí)間T3時(shí)的上升沿輸出信號(hào)05被作為下降沿提供到觸發(fā) 器177的有效低異步SET輸入引線180。該信號(hào)的低電平在T3時(shí)間將觸發(fā) 器177置于第二狀態(tài)(即，SET狀態(tài))，并且將MMD輸出信號(hào)05強(qiáng)制變 為數(shù)字邏輯高電平。因此，圖9A的重定時(shí)電路149的實(shí)例利用相同的技術(shù)， 該技術(shù)使用模數(shù)控制信號(hào)來將輸出信號(hào)SOUT斷言為第一數(shù)字邏輯電平 (在該例子中為數(shù)字邏輯低電平)，并隨后在適當(dāng)?shù)臅r(shí)間使用適當(dāng)MDS級(jí) 的輸出信號(hào)來將輸出信號(hào)SOUT解除斷言為第二數(shù)字邏輯電平(在該例子 中為數(shù)字邏輯高電平)，從而使得信號(hào)SOUT具有近似50/50的占空比。
圖io是能夠在圖9A的電路中使用的用來代替CML到CMOS緩沖器 179且不是CML到CMOS緩沖器179的差分鎖存器的電路圖。"提供導(dǎo)體 185阻抗的節(jié)點(diǎn)183"和"提供導(dǎo)體185阻抗的節(jié)點(diǎn)184"之間的阻抗差取 決于差分鎖存器的MC1B和MC1輸入引線之間的差分電壓。例如，如果 MC1B輸入引線上的電壓相對(duì)MC1節(jié)點(diǎn)上的電壓將要增加，則節(jié)點(diǎn)183上 的電壓將會(huì)減小。這種減小會(huì)降低P溝道晶體管186的柵極上的電壓。P 溝道晶體管186將被制作得更具導(dǎo)電性，其隨后增加節(jié)點(diǎn)184上的電壓。 由于P溝道晶體管186和187的交叉耦合特性，與P溝道晶體管187相比， P溝道晶體管186將被制作得導(dǎo)電性更強(qiáng)。"提供導(dǎo)體185阻抗的節(jié)點(diǎn)183" 和"提供導(dǎo)體185阻抗的節(jié)點(diǎn)184"之間的差異加強(qiáng)了晶體管188和189 的不同電導(dǎo)系數(shù)的效果。在這種意義上，可以認(rèn)為該電路具有鎖存特性。 與將要消耗大約10毫安電流來對(duì)特定頻率的MMD輸出信號(hào)進(jìn)行重定時(shí)的 傳統(tǒng)重定時(shí)電路相比，圖9A中采用圖10的差分鎖存器的重定時(shí)電路通過 模擬得到，對(duì)同樣的MMD輸出信號(hào)進(jìn)行同步消耗小于3毫安。差分鎖存 器在輸入引線190和191上接收具有CML信號(hào)電平的信號(hào)，并且將具有 CMOS邏輯電平的信號(hào)輸出到輸出引線192上。
圖ll是根據(jù)一個(gè)新穎性方面的方法的流程圖。使用(步驟200)多模 除法器(MMD)來執(zhí)行分頻操作。MMD包括除以2/3單元的鏈。每個(gè)除 以2/3單元對(duì)其自己的模數(shù)控制信號(hào)作出響應(yīng)，該模數(shù)控制信號(hào)用于控制 除以2/3單元是除以2還是除以3。在一個(gè)實(shí)例中，圖4的MDS級(jí)142-148是除以2/3單元。通過使用(步驟201)所述模數(shù)控制信號(hào)中的一個(gè)模數(shù)控 制信號(hào)將時(shí)序邏輯元件置于第一狀態(tài)來生成MMD輸出信號(hào)SOUT，以及 通過使用(步驟202)除以2/3單元輸出信號(hào)將該時(shí)序邏輯元件置于第二狀 態(tài)來生成MMD輸出信號(hào)SOUT。在一個(gè)實(shí)例中，用于將時(shí)序邏輯元件置 于第一狀態(tài)的模數(shù)控制信號(hào)是在圖4中標(biāo)識(shí)的模數(shù)控制信號(hào)MC1B，以及 用于將時(shí)序邏輯元件置于第二狀態(tài)的輸出信號(hào)是在圖4中標(biāo)識(shí)的輸出信號(hào) 05。當(dāng)時(shí)序邏輯元件處于第一狀態(tài)時(shí)，時(shí)序邏輯元件將輸出信號(hào)SOUT強(qiáng) 制變?yōu)榈谝粩?shù)字邏輯電平。當(dāng)時(shí)序邏輯元件處于第二狀態(tài)時(shí)，時(shí)序邏輯元 件將輸出信號(hào)SOUT強(qiáng)制變?yōu)榈诙?shù)字邏輯電平。在多模除法器操作時(shí)， 時(shí)序邏輯元件被交替地置于第一狀態(tài)和第二狀態(tài)，使得SOUT信號(hào)在第一 和第二數(shù)字邏輯電平之間反復(fù)轉(zhuǎn)換，并且使SOUT信號(hào)具有近似50/50的 占空比。
盡管出于指導(dǎo)性的目的如上描述了某些具體實(shí)施例，但是本專利文獻(xiàn) 的教導(dǎo)具有通用性，并不限于上述具體實(shí)施例。盡管所闡述的實(shí)例使用一 個(gè)特定模數(shù)控制信號(hào)MC1B來將重定時(shí)電路的時(shí)序邏輯元件置于第一狀 態(tài)，但是也可以使用其它模數(shù)控制信號(hào)(例如，MC0B到MC5B中的另一 個(gè))。盡管所闡述的實(shí)例使用一個(gè)特定MDS輸出信號(hào)05作為占空比校正 信號(hào)，但是可以使用其它MDS輸出信號(hào)。在一些應(yīng)用中，可以使用如下的 占空比校正信號(hào)，該信號(hào)是多個(gè)MDS輸出信號(hào)的組合邏輯函數(shù)。重定時(shí)電 路的后面可以跟隨利用低頻信號(hào)作為時(shí)鐘進(jìn)行定時(shí)的其他信號(hào)調(diào)節(jié)時(shí)序邏 輯元件。盡管上述重定時(shí)電路采用觸發(fā)器作為其時(shí)序邏輯元件，但是該新 型重定時(shí)電路的其它實(shí)施例可以采用鎖存器作為其時(shí)序邏輯元件。因此， 在不偏離下面給出的權(quán)利要求的范圍的情況下，可以對(duì)所述具體實(shí)施例的 各個(gè)特征進(jìn)行各種修改、改變以及組合。
權(quán)利要求
1、一種多模除法器(MMD)，包括除以2/3單元鏈，其中所述鏈中的每個(gè)除以2/3單元接收輸入信號(hào)并輸出輸出信號(hào)，其中所述除以2/3單元中的每一個(gè)除以2/3單元對(duì)模數(shù)控制信號(hào)作出響應(yīng)，所述模數(shù)控制信號(hào)用于控制所述除以2/3單元是除以2還是除以3；以及時(shí)序邏輯元件，其中所述模數(shù)控制信號(hào)中的一個(gè)模數(shù)控制信號(hào)的變化導(dǎo)致將所述時(shí)序邏輯元件置于第一狀態(tài)，并且其中所述輸出信號(hào)中的一個(gè)輸出信號(hào)的變化導(dǎo)致將所述時(shí)序邏輯元件置于第二狀態(tài)。
2、 根據(jù)權(quán)利要求1所述的MMD，其中，所述時(shí)序邏輯元件具有輸入 引線，并且其中，將所述模數(shù)控制信號(hào)中的所述一個(gè)模數(shù)控制信號(hào)經(jīng)由所 述輸入引線提供到所述時(shí)序邏輯元件。
3、 根據(jù)權(quán)利要求1所述的MMD，其中，所述時(shí)序邏輯元件具有輸入 引線，并且其中，將所述模數(shù)控制信號(hào)中的所述一個(gè)模數(shù)控制信號(hào)的反轉(zhuǎn) 版本經(jīng)由所述輸入弓I線提供到所述時(shí)序邏輯元件。
4、 根據(jù)權(quán)利要求1所述的MMD，其中，所述時(shí)序邏輯元件具有輸入 引線，并且其中，將所述輸出信號(hào)中的所述一個(gè)輸出信號(hào)經(jīng)由所述輸入引 線提供到所述時(shí)序邏輯元件。
5、 根據(jù)權(quán)利要求1所述的MMD，其中，所述時(shí)序邏輯元件具有輸入 引線，并且其中，將所述輸出信號(hào)中的所述一個(gè)輸出信號(hào)的反轉(zhuǎn)版本經(jīng)由 所述輸入引線提供到所述時(shí)序邏輯元件。
6、 根據(jù)權(quán)利要求1所述的MMD，還包括差分鎖存器，其具有輸入引線和輸出引線，所述輸入引線被耦合來接 收所述模數(shù)控制信號(hào)中的所述一個(gè)模數(shù)控制信號(hào)，并且其中，所述差分鎖存器的所述輸出引線與所述時(shí)序邏輯元件的輸入引線耦合。
7、 根據(jù)權(quán)利要求1所述的MMD，其中所述時(shí)序邏輯元件具有輸出引 線，其中所述時(shí)序邏輯元件將MMD輸出信號(hào)輸出到所述輸出引線，并且 其中所述MMD輸出信號(hào)的占空比約為50/50。
8、 根據(jù)權(quán)利要求1所述的MMD，其中所述模數(shù)控制信號(hào)中的所述一 個(gè)模數(shù)控制信號(hào)是用于控制所述除以2/3單元中的一個(gè)除以2/3單元是除以 2還是除以3的模數(shù)控制信號(hào)。
9、 根據(jù)權(quán)利要求1所述的MMD，其中所述MMD接收具有頻率F的 MMD輸入信號(hào)，對(duì)所述MMD輸入信號(hào)進(jìn)行分頻，并且輸出MMD輸出信 號(hào)，其中在所述除以2/3單元DIV23CELL0上接收所述MMD輸入信號(hào)， 并且其中所述時(shí)序邏輯元件不接收頻率等于或大于F的任何信號(hào)。
10、 根據(jù)權(quán)利要求1所述的MMD，其中所述MMD的第一部分在CML (電流模式邏輯)邏輯電路中實(shí)現(xiàn)，并且其中所述MMD的第二部分在CMOS (互補(bǔ)金屬氧化物半導(dǎo)體)邏輯電路中實(shí)現(xiàn)，并且其中所述時(shí)序邏 輯元件在CMOS邏輯電路中實(shí)現(xiàn)。
11、 一種方法，包括(a) 使用除以2/3單元鏈來執(zhí)行分頻操作，其中每個(gè)除以2/3單元接 收輸入信號(hào)并輸出輸出信號(hào)，其中所述除以2/3單元中的每一個(gè)除以2/3單 元對(duì)模數(shù)控制信號(hào)作出響應(yīng)，所述模數(shù)控制信號(hào)用于控制所述除以2/3單 元是除以2還是除以3;(b) 使用所述模數(shù)控制信號(hào)中的一個(gè)模數(shù)控制信號(hào)來將時(shí)序邏輯元件 置于第一狀態(tài)；以及(c) 使用所述輸出信號(hào)中的一個(gè)輸出信號(hào)來將所述時(shí)序邏輯元件置于 第二狀態(tài)。
12、 根據(jù)權(quán)利要求11所述的方法，其中在步驟(b)中使用的所述一 個(gè)模數(shù)控制信號(hào)是用于控制所述除以2/3單元中的第一個(gè)除以2/3單元是除 以2還是除以3的模數(shù)控制信號(hào)。
13、 根據(jù)權(quán)利要求11所述的方法，其中在步驟(b)中使用的所述一 個(gè)模數(shù)控制信號(hào)是用于控制所述除以2/3單元中的第二個(gè)除以2/3單元是除 以2還是除以3的模數(shù)控制信號(hào)。
14、 根據(jù)權(quán)利要求11所述的方法，其中步驟(b)包括將所述模數(shù)控 制信號(hào)中的所述一個(gè)模數(shù)控制信號(hào)提供到所述時(shí)序邏輯元件的第一輸入引 線，并且其中步驟(c)包括將所述輸出信號(hào)中的所述一個(gè)輸出信號(hào)提供到 所述時(shí)序邏輯元件的第二輸入引線。
15、 根據(jù)權(quán)利要求11所述的方法，其中步驟(b)包括響應(yīng)于所述模 數(shù)控制信號(hào)中的所述一個(gè)模數(shù)控制信號(hào)從第一數(shù)字邏輯電平轉(zhuǎn)換到第二數(shù) 字邏輯電平，而將所述時(shí)序邏輯元件置于所述第一狀態(tài)。
16、 根據(jù)權(quán)利要求11所述的方法，其中步驟(c)包括響應(yīng)于所述輸 出信號(hào)中的所述一個(gè)輸出信號(hào)從第一數(shù)字邏輯電平轉(zhuǎn)換到第二數(shù)字邏輯電 平，而將所述時(shí)序邏輯元件置于所述第二狀態(tài)。
17、 一種電路，包括模數(shù)除法器級(jí)鏈，其構(gòu)成除法器，其中所述除法器能夠?qū)⑤斎胄盘?hào)除 以可選除數(shù)值以輸出輸出信號(hào)，其中所述模數(shù)除法器級(jí)中的每一級(jí)執(zhí)行除 以2運(yùn)算或者執(zhí)行除以3運(yùn)算；以及用于生成所述輸出信號(hào)的模塊，其中所述輸出信號(hào)的占空比約為百分 之五十，并且其中所述模塊從所述鏈接收模數(shù)控制信號(hào)，并響應(yīng)于所述模 數(shù)控制信號(hào)的轉(zhuǎn)換而使所述輸出信號(hào)轉(zhuǎn)換數(shù)字邏輯電平。
18、 根據(jù)權(quán)利要求17所述的電路，其中所述輸入信號(hào)包括具有第一脈沖寬度的脈沖，并且其中所述模數(shù)控制信號(hào)基本上不包括脈沖寬度與所述 第一脈沖寬度一樣短的脈沖。
19、 根據(jù)權(quán)利要求17所述的電路，其中所述輸入信號(hào)具有頻率F，并 且其中所述用于生成所述輸出信號(hào)的模塊不接收頻率為F或更大頻率的信 號(hào)。
20、 根據(jù)權(quán)利要求17所述的電路，其中所述模數(shù)控制信號(hào)在所述輸出 信號(hào)的每個(gè)周期期間僅轉(zhuǎn)換兩次。
21、 根據(jù)權(quán)利要求17所述的電路，其中所述用于生成所述輸出信號(hào)的 模塊不接收在所述輸出信號(hào)的每個(gè)周期期間轉(zhuǎn)換多于兩次的信號(hào)。
全文摘要
多模除法器(MMD)接收MMD輸入信號(hào)并輸出MMD輸出信號(hào)SOUT。MMD包括模數(shù)除法器級(jí)(MDS)鏈。每個(gè)MDS接收輸入信號(hào)，將該輸入信號(hào)除以2或者除以3，并且輸出結(jié)果作為輸出信號(hào)。每個(gè)MDS對(duì)其自己的模數(shù)控制信號(hào)作出響應(yīng)，該模數(shù)控制信號(hào)用于控制該MDS是除以2還是除以3。在一個(gè)實(shí)例中，時(shí)序邏輯元件輸出SOUT。使用所述鏈中的開始的MDS級(jí)中的一個(gè)MDS級(jí)的低抖動(dòng)模數(shù)控制信號(hào)來將時(shí)序邏輯元件置于第一狀態(tài)。使用所述鏈的中間中的MDS級(jí)中的一個(gè)MDS級(jí)的輸出信號(hào)來將時(shí)序邏輯元件置于第二狀態(tài)。因?yàn)闀r(shí)序邏輯元件不以MMD輸入信號(hào)的較高頻率作為時(shí)鐘進(jìn)行定時(shí)，所以功率消耗較低。
文檔編號(hào)H03K21/10GK101496284SQ200780028007
公開日2009年7月29日 申請(qǐng)日期2007年7月24日 優(yōu)先權(quán)日2006年7月24日
發(fā)明者C·納拉通, 蘇文俊 申請(qǐng)人:高通股份有限公司