專利名稱：：一種利用cmos晶體管設(shè)計的模擬概率同或門電路的制作方法一種利用CMOS晶體管設(shè)計的模擬概率同或門電路本發(fā)明涉及一種應(yīng)用于集成電路設(shè)計中的概率計算電路，特別是一種利用CMOS晶體管設(shè)計的模擬概率同或門電路。[
技術(shù)領(lǐng)域：
]本發(fā)明涉及信號與信息處理及集成電路設(shè)計領(lǐng)域。[背景4支術(shù)]在數(shù)字通信系統(tǒng)中，為了克服信道千擾，一般都采用糾錯碼編解碼器。糾錯碼的解碼從數(shù)學角度看有代數(shù)解碼和概率解碼兩種方式。從電路實現(xiàn)形式上看一般都采用數(shù)字電路實現(xiàn)糾錯碼解碼器。數(shù)字電路與代數(shù)解碼配合得很好，但對于概率解碼用數(shù)字電路實現(xiàn)起來比較復(fù)雜。用模擬電路實現(xiàn)糾錯碼的解碼，其數(shù)學基礎(chǔ)是概率解碼算法，動機主要有以下幾方面一是隨著通信速率的提高，用數(shù)字電路實現(xiàn)的糾錯碼解碼器越來越不能滿足速度的要求，需要充分利用模擬電路高速的優(yōu)勢；二是由于通信中特別是移動通信中要求低功耗，需要通過新型的電路設(shè)計減少電路功耗。三是一直以來，我們都知道代數(shù)編解碼理論與數(shù)字VLSI之間配合得很好。通用的數(shù)字電路(二進制存儲單元和邏輯門)適于有限域的代數(shù)運算。然而，這種配合在類似于維特比解碼中所用的概率解碼技術(shù)中卻不合適。事實上，實現(xiàn)高速的維特比解碼器要比相同比特率的BCH解碼器大相當多的芯片面積。這種情況在Turbo碼和低密度校驗碼中更加突出。首先，維特比解碼中的最小和算法被和積算法取代，特別是等同于貝葉斯網(wǎng)絡(luò)中的概率傳播，更加不適合于數(shù)字電路的實現(xiàn)。其次，解碼有迭代過程(相同的計算重復(fù)多次)，使得要進行很多的操作，用數(shù)字電路實現(xiàn)很繁瑣。因此需要考慮用模擬電路實現(xiàn)概率解碼，關(guān)鍵是基于合適的算法和設(shè)計相應(yīng)的單元模擬電路。和積算法適于用模擬VLSI實現(xiàn)，這種模擬解碼器的主要優(yōu)點是迭代沒有了，解碼器是一個異步的電子網(wǎng)絡(luò)，速度快，功耗低。本發(fā)明的優(yōu)點是，基于和積算法設(shè)計了一種采用M0S管的模擬概率同或門單元電路，利用這個單元電路以及其它種類的概率門電路可以構(gòu)造Turbo碼，巻積格碼，低密度校驗碼等類似碼的模擬解碼器。一般而言，模擬電路對晶體管的偏差敏感，易受噪聲的干擾，受溫度的影響，電路設(shè)計復(fù)雜。但如果充分利用晶體管的非線性，通過系統(tǒng)設(shè)計，達到整體的精確，而局部或單個晶體管的不精確，并不影響整個電路工作的精確性。同時由于是直接把和積算法映射到晶體管電路，電路本身具有相應(yīng)的網(wǎng)格結(jié)構(gòu)，便于模塊化設(shè)計，減少了模擬概率解碼器的LSI實現(xiàn)的設(shè)計復(fù)雜程度，為解碼器的實用化創(chuàng)造了條件。[
發(fā)明內(nèi)容]本發(fā)明的內(nèi)容是利用M0S晶體管處于亞閾值模式時的特性，設(shè)計出用于概率傳播計算的各種概率門電路。概率同或門與數(shù)字電路中的邏輯同或門相對應(yīng)，邏輯同或門的輸入輸出是代表邏輯值0或1的電壓信號，概率同或門的是輸入輸出是代表概率值的電流信號。代數(shù)解碼器首先要把接收的解調(diào)信號(代表0,1值的實際波形信號，也稱為軟比特信號)，通過判決電路，判決出是O或l,以電壓形式輸出，稱為硬比特信號，再通過各種數(shù)字邏輯電路，進行解碼。缺點是判決時僅利用采樣點進行判決，存在誤差，解(譯)碼速度慢，功耗大，且對于需要迭代譯碼時，用數(shù)字電路不易實現(xiàn)。概率譯碼是直接利用接收到的軟比特信號進行通過概率門進行概率計算實現(xiàn)譯碼，譯碼完成后，再利用判決電路，判決出硬比特信號，提供給后級的數(shù)字電路。概率譯碼采用模擬電路實現(xiàn)，計算時類似于濾波電路，速度快，功耗低，對于迭代計算容易實現(xiàn)，且抗干擾能力不比相應(yīng)的數(shù)字電路差。概率同或門可形成固定的模塊，在設(shè)計譯碼電路時可像利用邏輯同或門設(shè)計數(shù)字電路一樣方便，克服了模擬電路設(shè)計煩瑣的弊端。[具體實施方式]本發(fā)明的目的是通過以下技術(shù)方案實現(xiàn)的主要由電流輸入、輸出電路和模擬乘法器電路等組成。利用輸入、輸出的電流值大小代表輸入、輸出的概率值，通過電路的不同結(jié)構(gòu)形式實現(xiàn)概率的同或計算。利用MOS晶體管晶體管，設(shè)計了代表A路、B路的電流輸入電路，代表F路的電流輸出電路，以及利用電流值進行概率同或計算的模擬電路。在功能上實現(xiàn)輸出的概率值是兩路輸入概率值的同或結(jié)果。本發(fā)明的優(yōu)點是1.模擬乘法器單元的M0S管工作于亞閱值狀態(tài)，電壓和電流之間具有類似于雙極性三極管的指數(shù)特性。實現(xiàn)乘法的電路結(jié)構(gòu)簡單，利用一個M0S管就可實現(xiàn)兩路電流的乘法關(guān)系。2.由于是利用單管實現(xiàn)乘法計算，在芯片設(shè)計時，占用的芯片面積小，設(shè)計相對簡單，便于大規(guī)模集成電路的實現(xiàn)。3.當M0S管工作于亞閾值狀態(tài)時，工作電流極小，電路的功耗極低，在通信電路的芯片設(shè)計，特別是移動通信電路芯片設(shè)計時，功耗低具有特別重要的意義，在某些場合，低功耗是必須的要求，減少整機的耗電，具有很大的實用價值。4.本發(fā)明設(shè)計的模擬概率同或門電路的輸入、輸出接口采用的是威爾遜電流源電路，與普通的電流源電路相比，具有更高的電流復(fù)制精度，同時采用電流源電路設(shè)計便于各種概率門電路之間的互聯(lián)，便于設(shè)計大規(guī)模的模擬解碼器芯片電路。5.本發(fā)明設(shè)計的模擬概率同或門電路是通用的模擬概率計算電路，可廣泛應(yīng)用于Turbo碼，巻積格碼，低密度校驗碼等類似碼的模擬解碼器設(shè)計中。6.利用本發(fā)明設(shè)計的模擬概率同或門電路實現(xiàn)的模擬解碼器屬于軟判決譯碼器，與傳統(tǒng)的數(shù)字電路實現(xiàn)的硬判決譯碼器相比，在相同信噪比的條件下，具有2_3dB的軟判決譯碼增益?；蛘咴谙嗤淖g碼增益條件下，具有更低的誤碼率。7.目前神經(jīng)網(wǎng)絡(luò)電路設(shè)計大多采用模擬電路實現(xiàn)，本發(fā)明設(shè)計的模擬概率門電路也可應(yīng)用于神經(jīng)網(wǎng)絡(luò)芯片設(shè)計中。附圖i兌明I下面結(jié)合附圖和實施例進一步詳細說明圖1為本發(fā)明框圖。本發(fā)明模擬概率同或門電路的工作過程是兩路輸入分別為A路和B路，每路輸入有兩個端口，以電流的形式分別代表了該路信號為邏輯0或1的概率值，輸出電路為F路，也有兩個端口，以電流的形式代表了輸出為邏輯0或1的概率值，輸入四路電流信號，利用M0S管指數(shù)特性實現(xiàn)乘加關(guān)系，使輸出的兩路電流分別等于輸入電流的計算結(jié)果，在功能上實現(xiàn)概率值的同或運算，同時在輸入、輸出采用威爾遜電流源電路，便于與其它模擬概率門電路的級聯(lián)，可實現(xiàn)大規(guī)模的模擬解碼芯片設(shè)計以及其它神經(jīng)網(wǎng)絡(luò)芯片的設(shè)計。圖2為本發(fā)明電路原理圖。圖中符號說明如下Ml-M6—六個NMOS管，六個乘法計算單元。M7-M9—三個NMOS管，構(gòu)成威爾遜電流鏡電路。M10-M12—三個NMOS管，構(gòu)成威爾遜電流鏡電路。M13-M15—三個PMOS管，構(gòu)成威爾遜電流鏡電路。M16-M18—三個PMOS管，構(gòu)成威爾遜電流鏡電路。VCC—正電源V1-V4—四個點的工作電壓A-/4—四條線上的工作電流/。0—A路輸入信息為0的概率電流值/。,一A路輸入信息為1的概率電流值/A。一B路輸入信息為0的概率電流值/A1—B路輸入信息為1的概率電流值F路輸出信息為0的概率電流值'/o-F路輸出信息為1的概率電流值在圖2中，M6六個NMOS管構(gòu)成六個乘法計算單元，都是工作在亞閾值狀態(tài)，因此其電流、電壓具有下列的指數(shù)關(guān)系'DOf『)-&.|(卜《*)-(丄J1—e々,*'6化(1)式中^是閾值電壓，^=/:r，/。。和常數(shù)"是工藝參數(shù)，其典型值分別為/。?！?0"，n1.5。在式(l)中，當^s〉3J^時，e—^"項可以忽略。^fBS=0,則式(l)可簡化為根據(jù)式(2)和圖2可知=<formula>formulaseeoriginaldocumentpage6</formula>(6)在設(shè)計時使M,與MrM3與M4具有相同的工藝參數(shù)和寬長比，即<formula>formulaseeoriginaldocumentpage6</formula>(10)同理可得:<formula>formulaseeoriginaldocumentpage6</formula>/<table>tableseeoriginaldocumentpage0</column></row><table>分析(19)(20)式與數(shù)字電路里同或門(/=a〇6)的形式相似，因而可稱為概率同或門。但二者有本質(zhì)的區(qū)另iJ,數(shù)字同或門的輸入輸出是O或1的邏輯值，而這里的概率同或門的輸入輸出是以電流形式表現(xiàn)的概率值(是小于1的非負實數(shù))。M7-M9三個NMOS管以及M10-M12、M13-M15、M16-M18、M19-M21、M22-M24分別構(gòu)成六組威爾遜電流鏡電路，構(gòu)成模擬概率同或門電路的在輸入輸出部分。采用威爾遜電流鏡電路不僅便于各種概率門電路之間的級聯(lián)，而且與簡單的兩管電流鏡相比，可以提高電流鏡的電流復(fù)制精度，具有更強的電路抗干擾能力。VCC為正電源，電壓可為5V或3V。權(quán)利要求1.一種名為利用CMOS(互補-金屬-氧化物-半導體)晶體管設(shè)計的模擬概率同或門電路。主要由電流輸入、輸出電路和模擬乘法器電路等組成。利用輸入、輸出的電流值大小代表輸入、輸出的概率值，通過電路的不同結(jié)構(gòu)形式實現(xiàn)概率的同或計算。其特征在于利用CMOS晶體管，設(shè)計了代表A路、B路的電流輸入電路，代表F路的電流輸出電路，以及利用電流值進行概率同或計算的模擬電路。在功能上實現(xiàn)輸出的概率值是兩路輸入概率值的同或結(jié)果。形式上類似于數(shù)字電路中的邏輯同或門。但二者有本質(zhì)的不同，概率同或門的輸入輸出信號是代表概率值的電流信號，數(shù)字同或門的輸入輸出是代表邏輯值0或1的電壓信號。概率同或門可廣泛用于電子神經(jīng)網(wǎng)絡(luò)計算和數(shù)字通信領(lǐng)域里的信道解碼計算以及其它需要概率計算的芯片設(shè)計中，是模塊化的電路結(jié)構(gòu)，便于設(shè)計與級聯(lián)。利用模擬電路的特性實現(xiàn)概率計算，比采用數(shù)字電路，在速度上或功耗上可提高兩個數(shù)量級。2.根據(jù)權(quán)利要求1所述的利用CMOS晶體管設(shè)計的模擬概率同或門電路，其特征在于輸入輸出電路采用威爾遜電流鏡電路，不僅使電流的復(fù)制精度高，同時提高了電路的抗干擾能力。3.根據(jù)權(quán)利要求1所述的利用CMOS晶體管設(shè)計的模擬概率同或門電路，其特征在于利用CMOS晶體管工作在亞閾值狀態(tài)的特性，實現(xiàn)了新型的模擬乘法器電路，采用的CMOS晶體管少，工作電流極小，電路功耗小。4.根據(jù)權(quán)利要求1所述的利用CMOS晶體管設(shè)計的模擬概率同或門電路，其特征在于概率同或運算時所用的加法計算，采用電流線與相加的方式，不僅減少了晶體管，而且電路工作可靠穩(wěn)定。5.根據(jù)權(quán)利要求1所述的利用CMOS晶體管設(shè)計的模擬概率同或門電路，其特征在于本電路作為模塊化電路，在與其它概率門電路級聯(lián)時，采用電流鏡級聯(lián)方式，簡單方便，便于大規(guī)模集成電路的設(shè)計。全文摘要一種利用CMOS晶體管設(shè)計的模擬概率同或門電路。主要由電流鏡電路和模擬乘法器電路組成。利用輸入、輸出的電流值大小代表輸入、輸出的概率值，通過電路的不同結(jié)構(gòu)形式實現(xiàn)概率的同或計算，本概率同或門電路可應(yīng)用于電子神經(jīng)網(wǎng)絡(luò)計算和數(shù)字通信領(lǐng)域里的信道解碼計算。使得這些計算在速度、功耗兩方面比采用傳統(tǒng)的數(shù)字邏輯門電路提高兩個數(shù)量級。本電路是模塊化電路，可廣泛應(yīng)用生物、數(shù)字通信以及其它需要概率計算的芯片設(shè)計中。文檔編號H03K19/20GK101404496SQ200710187960公開日2009年4月8日申請日期2007年11月19日優(yōu)先權(quán)日2007年11月19日發(fā)明者楊曙輝申請人:楊曙輝