專利名稱：：時鐘接收器及相關(guān)的半導體存儲模塊與校正方法
技術(shù)領(lǐng)域：
：本發(fā)明關(guān)于半導體電路，特別關(guān)于一種時鐘接收器，其能夠自動地校正互補的時鐘信號的工作周期不一致所導致的相位偏移。
背景技術(shù)：
：一般而言，動態(tài)隨機存取存儲器(DRAM)會使用一接收器接受來自外部電路的一對互補的時鐘信號(例如VCLK與/VCLK)，而由此產(chǎn)生一主時鐘信號(例如MCLK)供內(nèi)部電路使用。然而，由于元件不匹配、溫度或其它因素，將會使得互補的時鐘信號(VCLK與/VCLK)的工作周期會產(chǎn)生不一致的情況。如圖1A所示，時鐘VCLK的工作周期(dutycycle)大于/VCLK的工作周期，將會使得兩時鐘信號分別于時間tl與t3產(chǎn)生交叉點(crosspoints)CP3與CP4，而未在預定時間t2與t4產(chǎn)生交叉點CP1與CP2。換言之，兩時鐘信號交叉的時間由于工作周期不一致而被提前。相反地，如圖1B中所示，當時鐘VCLK的工作周期(dutycycle)小于/VCLK的工作周期，將會使得兩時鐘信號交叉的時間由于工作周期不一致而被延后。換言之，接收器會產(chǎn)生具有失真(distortion)的時鐘信號MCLK"，而不是預定的時鐘信號MCLK。因此，主時鐘信號MCLK與MCLK"將會具有相位偏移，而影響到內(nèi)部電路中時鐘信號的邊限(margin)。
發(fā)明內(nèi)容本發(fā)明提供一種時鐘接收器，包括一接收單元，用以接收一對互補的時鐘信號，并產(chǎn)生一第一時鐘信號；以及一校正單元，用以檢測該對互補的時鐘信號的交叉點是否產(chǎn)生偏移，產(chǎn)生一檢測結(jié)果，并由此調(diào)整該第一時鐘信號的轉(zhuǎn)態(tài)(toggling)。如上所述的時鐘接收器，其中該校正單元包括一偏移檢測單元，用以檢測該對互補的時鐘信號的交叉點是否產(chǎn)生偏移，并產(chǎn)生該檢測結(jié)果；一偏壓產(chǎn)生單元，用以根據(jù)該檢測結(jié)果，產(chǎn)生一組偏壓電壓；以及一相位調(diào)整單元，用以根據(jù)該組偏壓電壓，調(diào)整該第一時鐘信號的轉(zhuǎn)態(tài)。如上所述的時鐘接收器，其中該相位調(diào)整單元包括一第一導電型的一第一晶體管與一第二導電型的一第二晶體管，并根據(jù)該組偏壓電壓調(diào)整該第一晶體管與該第二晶體管的導通能力。如上所述的時鐘接收器，其中該相位調(diào)整單元根據(jù)該組偏壓電壓選擇性地延遲或提前該第一時鐘信號的一上升沿或一下降沿。本發(fā)明也提供一種半導體模塊，包括一時鐘產(chǎn)生器，用以接收一對互補的時鐘信號，產(chǎn)生一主時鐘信號；以及一核心邏輯單元，用以根據(jù)輸出對應的控制時鐘信號與數(shù)據(jù)信號。時鐘產(chǎn)生器包括一接收單元，用以接收一對互補的時鐘信號，并產(chǎn)生一第一時鐘信號；以及一校正單元，用以檢測該對互補的時鐘信號的交叉點是否產(chǎn)生偏移，產(chǎn)生一檢測結(jié)果，并由此調(diào)整該第一時鐘信號的轉(zhuǎn)態(tài)(toggling)，以便產(chǎn)生該主時鐘信號。如上所述的半導體存儲模塊，其中該半導體存儲模塊為一半導體存儲裝置。如上所述的半導體存儲模塊，其中該半導體存儲裝置為一動態(tài)隨機存取存儲器。如上所述的半導體存儲模塊，其中該校正單元包括一偏移檢測單元，用以檢測該對互補的時鐘信號的交叉點是否產(chǎn)生偏移，并產(chǎn)生該檢測結(jié)果；一偏壓產(chǎn)生單元，用以根據(jù)該檢測結(jié)果，產(chǎn)生一組偏壓電壓；以及一相位調(diào)整單元，用以根據(jù)該組偏壓電壓，調(diào)整該第一時鐘信號的轉(zhuǎn)態(tài)。如上所述的半導體存儲模塊，其中該相位調(diào)整單元包括一第一導電型的一第一晶體管與一第二導電型的一第二晶體管，并根據(jù)該組偏壓電壓調(diào)整該第一晶體管與該第二晶體管的導通能力。如上所述的半導體存儲模塊，其中該相位調(diào)整單元根據(jù)該組偏壓電壓選擇性地延遲或提前該第一時鐘信號的一上升沿或一下降沿。本發(fā)明也提供一種校正方法，包括根據(jù)一對互補的時鐘信號，產(chǎn)生一第一時鐘信號；檢測該對互補的時鐘信號的交叉點是否產(chǎn)生偏移，產(chǎn)生一檢測結(jié)果；根據(jù)該檢測結(jié)果，產(chǎn)生一組偏壓電壓；以及根據(jù)該組偏壓電壓，調(diào)整該第一時鐘信號的轉(zhuǎn)態(tài)(toggling)，以便產(chǎn)生一第二時鐘信號。如上所述的校正方法，其中該第一時鐘信號的轉(zhuǎn)態(tài)是通過改變至少一晶體管的導通能力而調(diào)整。如上所述的校正方法，其中該第一時鐘信號的一上升沿或一下降沿根據(jù)該組偏壓電壓選擇性地被延遲或被提前。根據(jù)本發(fā)明的時鐘接收器及相關(guān)的半導體存儲模塊與校正方法能夠自動地校正由于時鐘信號VCLK與/VCLK之間工作周期不一致所造成的交叉點偏移，從而不會影響到內(nèi)部電路中時鐘信號的邊限。為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉一優(yōu)選實施例，并結(jié)合附圖，作詳細說明如下圖1A顯示時鐘信號VCLK與/VCLK由于工作周期不一致而提前交叉。圖1B顯示時鐘信號VCLK與/VCLK由于工作周期不一致而延后交叉。圖2所示為本發(fā)明的一時鐘接收器的一實施例。圖3所示為本發(fā)明的一偏移檢測單元的一實施例。圖4所示4為本發(fā)明的一偏移檢測單元的一實施例。圖5所示為本發(fā)明的一相位調(diào)整單元的一實施例。圖6為本發(fā)明中一半導體存儲模塊的一實施例。其中，附圖標記說明如下10:接收單元；12、14:檢測單元；20:校正單元；30:偏移檢測單元；40:偏壓產(chǎn)生單元；50:相位調(diào)整單元；100:時鐘接收器；110:核心邏輯單元；112:時鐘控制器；114:數(shù)據(jù)驅(qū)動器；116:柵極驅(qū)動器；118:存儲單元陣列；200:半導體存儲模塊；SDR:檢測結(jié)果；SB、bias-n、bias-p:偏壓；Vdd:電源電壓；GND:接地電壓；16A16D:電流源；P1P8、N1N8:晶體管；CO:電容器；NDA:節(jié)點；C0M1:比較器；VB:電壓；REF:參考電壓；In、Ip:電流；CP1CP4:交叉點；VCLK、/VCLK、MCLK、MCLK"、CLK1:時鐘信號。具體實施例方式圖2所示為本發(fā)明的一時鐘接收器的一實施例。如圖所示，時鐘接收器100包括一接收單元10，用以接收一互補的時鐘信號VCLK與/VCLK并產(chǎn)生一時鐘信號MCLK";以及一校正單元20，用以檢測時鐘信號VCLK與/VCLK的交叉點是否產(chǎn)生偏移，調(diào)整時鐘信號MCLK"的轉(zhuǎn)態(tài)(toggling)，以便輸出一主時鐘信號MCLK。校正單元20包括一偏移檢測單元30、一偏壓產(chǎn)生單元40以及一相位調(diào)整單元50。舉例而言，時鐘接收器100可設(shè)置于一半導體芯片中，但不限定于此。接收單元10用以接收時鐘信號VCLK與/VCLK，用以產(chǎn)生一對應的時鐘信號MCLK"。舉例而言，接收單元10可為一接收器，當時鐘信號VCLK的電平高于時鐘信號/VCLK的電平時，使得其所輸出的時鐘信號MCLK"為高電平。反之，當時鐘信號VCLK的電平低于時鐘信號/VCLK的電平時，使得其所輸出的時鐘信號MCLK"為低電平。除此之外，接收單元10可為一反相接收器，也即脈信號VCLK的電平高于時鐘信號/VCLK的電平時，使得其所輸出的時鐘信號MCLK"為低電平，而當時鐘信號VCLK的電平低于時鐘信號/VCLK的電平時，使得其所輸出的時鐘信號MCLK"為高電平。偏移檢測單元30用以檢測出時鐘信號VCLK與/VCLK工作周期的偏移(offset),并輸出一檢測結(jié)果SDR。偏壓產(chǎn)生單元40，用以根據(jù)來自偏移檢測單元30的檢測結(jié)果，產(chǎn)生對應的一組偏壓電壓SB。相位調(diào)整單元50，用以根據(jù)來自偏壓產(chǎn)生單元40的偏壓電壓SB，調(diào)整時鐘信號MCLK"的轉(zhuǎn)態(tài)，以便輸出主時鐘信號MCLK。舉例而言，當偏移檢測單元30檢測出互補的時鐘信號VCLK與/VCLK工作周期的偏移(offset)而造成交叉點提前時，相位調(diào)整單元50會根據(jù)偏壓產(chǎn)生單元40的偏壓電壓SB，延遲時鐘信號MCLK"的轉(zhuǎn)態(tài)，以避免由于造成交叉點提前所導系的失真。反言的，當偏移檢測單元30檢測出互補時鐘信號VCLK與/VCLK工作周期的偏移(offset)而造成交叉點延后時,相位調(diào)整單元50會根據(jù)偏壓產(chǎn)生單元40的偏壓電壓SB，提前時鐘信號MCLK"的轉(zhuǎn)態(tài)，以避免由于造成交叉點提前所導致的失真。圖3所示為本發(fā)明的一偏移檢測單元的一實施例。如圖所示，偏移檢測單元30包括兩個檢測單元12與14，其中檢測單元12包括兩電流源16A與16B、晶體管P0與N0以及電容器CO。電流源16A耦接于電源電壓Vdd與晶體管PO之間，電流源16B耦接于接地電壓GND之間，而電容器CO耦接于節(jié)點NDA與接地電壓GND之間。晶體管P0耦接于電流源16A與節(jié)點NDA之間，晶體管NO耦接于電流源16B與節(jié)點NDA之間，并且晶體管P0與NO的控制端分別耦接時鐘信號/VCLK與VCLK。于此實施例中，節(jié)點NDA上的電壓作為檢測結(jié)果SDR。檢測單元14包括兩電流源16C與16D以及晶體管P1P3與N1N3。晶體管Pl耦接于電源電壓Vdd與節(jié)點NDA之間，且晶體管Nl耦接于節(jié)點NDA與接地電壓GND之間。晶體管P2包括一第一端耦接至電源電壓Vdd、一第二端耦接至晶體管N2、以及一控制端耦接至晶體管P1的控制端和晶體管N2。晶體管N2具有一第一端耦接電流源16C、一控制端耦接時鐘信號/VCLK、以及一第二端耦接晶體管Pl與P2的控制端，并且電流源16C耦接于晶體管N2與接地電壓之間。電流源16D耦接于電源電壓Vdd與晶體管P3之間。而晶體管P3包括一第一端，耦接電流源16D;—第二端，耦接晶體管N3;以及一控制端，耦接時鐘信號VCLK。晶體管N3包括一第一端，耦接接地電壓GND;—第二端，耦接晶體管P3的第二端和晶體管N1的柵極；以及一控制端，耦接至其第二端。當時鐘信號VCLK與/VCLK分別為高電平與低電平時，檢測單元12會被激活，用以檢測互補的時鐘信號VCLK與/VCLK是否因為工作周期的偏移(offset)而造成交叉點提前或延后，而檢測單元14會由于晶體管N2與P3被截止而解除激活(disabled)。此時，若時鐘信號/VCLK的工作周期(dutycycle)小于時鐘信號VCLK的工作周期，晶體管NO被導通的時間長于晶體管PO，因此電容器CO將會被放電使得節(jié)點NDA上的電壓下降。在此情況下，檢測單元12會檢測出時鐘信號VCLK與/VCLK由于工作周期的偏移而造成提前交叉。反言之，若時鐘信號/VCLK的工作周期大于時鐘信號VCLK的工作周期，晶體管PO被導通的時間長于晶體管NO，因此電容器CO將會被充電使得節(jié)點NDA上的電壓上升。在此情況下，檢測單元12會檢測出時鐘信號VCLK與/VCLK由于工作周期的偏移而造成延后交叉。當時鐘信號VCLK與/VCLK分別變成低電平與高電平，檢測單元14會被激活，用以檢測互補的時鐘信號VCLK與/VCLK，是否因為工作周期的偏移而造成交叉點提前或延后，而檢測單元12會由于晶體管NO與PO被截止而解除激活。此時，若時鐘信號/VCLK的工作周期小于時鐘信號VCLK的工作周期，晶體管P3被導通的時間長于晶體管N2，因此節(jié)點NDA上的電壓下降。在此情況下，檢測單元12會檢測出時鐘信號VCLK與/VCLK由于工作周期的偏移而造成提前交叉。反言之，若時鐘信號/VCLK的工作周期大于時鐘信號VCLK的工作周期，晶體管N2被導通的時間長于晶體管P3，因此使得節(jié)點NDA上的電壓上升。在此情況下，檢測單元12會檢測出時鐘信號VCLK與/VCLK由于工作周期的偏移而造成延后交叉。換言之，偏移檢測單元30通過節(jié)點NDA上的電壓來決定互補時鐘信號VCLK與/VCLK工作周期的偏移以及交叉點(crosspoint)是被提前還是延后。圖4所示為本發(fā)明的一偏移檢測單元的一實施例。如圖所示，偏壓產(chǎn)生單元40包括一比較器COM1以及晶體管P4P6與N4N6。比較器COM1具有一第一輸入端，耦接節(jié)點NDA;—第二端，耦接一參考電壓REF;以及一輸出端，耦接晶體管P4P5與N5N6的控制端。晶體管P4耦接于電源電壓Vdd與晶體管N4之間，而晶體管P5耦接于電源電壓Vdd與節(jié)點NDA之間。晶體管P6耦接于電源電壓Vdd與晶體管N5之間，并且其漏極與柵極相互連接用以輸出一偏壓電壓bias-p。晶體管N4耦接于接地電壓GND與晶體管P4之間，并且其漏極與柵極相互連接用以輸出一偏壓電壓bias-n。晶體管N5耦接于接電電壓GND與晶體管P6之間，而晶體管N6耦接于接地電壓GND與節(jié)點NDA之間。舉例而言，當檢測結(jié)果SDR即節(jié)點NDA上的電壓低于參考電壓REF時，比較器C0M1的輸出端上的電壓VB會下降。因此，晶體管P5充電(pu11high)的能力會增加，流經(jīng)晶體管P4的電流In也會增加，因而晶體管N4柵極上的電壓(即偏壓電壓bias-n)也跟著上升。同時，晶體管N6放電(pulllow)的能力會降低，流經(jīng)晶體管N5的電流Ip也會減少，因而晶體管P6柵極上的電壓(即偏壓電壓bias-p)也跟著上升。相反地，當節(jié)點VDA上的電壓高于參考電壓REF時，比較器COMl的輸出端上的電壓VB會上升。因此，晶體管P5充電(pullhigh)的能力會降低，流經(jīng)晶體管P4的電流In也會減少，因而晶體管N4柵極上的電壓(即偏壓電壓bias-n)也跟著下降。同時，晶體管N6放電(pu11low)的能力會增加，流經(jīng)晶體管P6的電流Ip也會增加，因而晶體管P6柵極上的電壓(即偏壓電壓bias-p)也跟著下降。總而言之，當偏移檢測單元30中的節(jié)點NDA上的電壓下降時，偏壓產(chǎn)生單元40的偏壓電壓bias-p與bias-n皆會上升，但偏移檢測單元30中的節(jié)點NDA上的電壓上升時，偏壓產(chǎn)生單元40的偏壓電壓bias-p與bias-n皆會下降。換言之，偏壓產(chǎn)生單元40會根據(jù)偏移檢測單元30中的節(jié)點NDA上的電壓，產(chǎn)生對應的偏壓電壓bias-p與bias-n。在本實施例中，偏壓電壓bias-p與bias-n作為圖2中的偏壓電壓SB。舉例而言，在時鐘信號/VCLK的工作周期(dutycycle)小于時鐘信號VCLK的工作周期時，偏移檢測單元30中的節(jié)點NDA上的電壓下降時，偏壓產(chǎn)生單元40的偏壓電壓bias-p與bias-n皆會上升。當時鐘信號/VCLK的工作周期(dutycycle)大于時鐘信號VCLK的工作周期時，偏移檢測單元30中的節(jié)點NDA上的電壓上升時，偏壓產(chǎn)生單元40的偏壓電壓bias-p與bias-n皆會下降。圖5所示為本發(fā)明的一相位調(diào)整單元的一實施例。如圖所示，相位調(diào)整單元50包括反相器INV1與晶體管P7P8與N7N8。反相器INV1的輸入端耦接接收單元10的輸出端，且其輸出端耦接至晶體管P8與N7的控制端。晶體管P7耦接于電源電壓Vdd與晶體管P8之間，且具有一控制端耦接偏壓電壓bias-p，晶體管P8與N7構(gòu)成一反相器，其第一端用以輸出主時鐘信號MCLK，且其第二端分別耦接晶體管P7與N8。晶體管N8耦接于晶體管N7與接地電壓GND之間，并具有一控制端耦接偏壓電壓bias-n。舉例而言，當時鐘信號VCLK的電平高于時鐘信號/VCLK的電平時，時鐘信號MCLK"會變成高電平，而時鐘信號CLK2會變成低電平，因此主時鐘信號MCLK會變成高電平。反言之，當時鐘信號VCLK的電平低于時鐘信號/VCLK的電平時，時鐘信號MCLK"會變成低電平，而時鐘信號CLK1會變成高電平，因此主時鐘信號MCLK會變成低電平。在本實施例中，相位調(diào)整單元50用以根據(jù)偏壓電壓bias-p與bias-n，將時鐘信號VCLK與/VCLK交叉所產(chǎn)生的轉(zhuǎn)態(tài)(例如上升沿或下降沿)往前移或往后移，以便輸出具有準確相位的主時鐘信號MCLK。舉例而言，當偏壓電壓bias-p與bias-n皆上升時，晶體管P7充電(pu11high)的能力會下降，并且晶體管N8放電(pu11low)的能力會增加。于此情況下，相位調(diào)整單元50可用以延后產(chǎn)生一時鐘信號的上升沿，或提前產(chǎn)生一時鐘信號的下降沿。反言之，當偏壓電壓bias-p與bias-n皆下降時，晶體管P7充電(pullhigh)的能力會增加，并且晶體管N8放電(pulllow)的能力會降低。于此情況下，相位調(diào)整單元50可用以延后產(chǎn)生一時鐘信號的下降沿，或提前產(chǎn)生一時鐘信號的上升沿。情況一上升沿延后當時鐘信號VCLK與/VCLK分別為高電平與低電平，且時鐘信號/VCLK的工作周期(dutycycle)小于時鐘信號VCLK的工作周期時，節(jié)點NDA上的電壓會下降，換言之，檢測單元12會檢測出時鐘信號VCLK與/VCLK由于工作周期的偏移而造成提前于時間t3提前交叉，而非預定的時間t4，如圖1A中所示。當節(jié)點NDA上的電壓(即檢測結(jié)果SDR)低于參考電壓REF時，偏壓產(chǎn)生單元40所產(chǎn)生的偏壓電壓bias-p與bias-n都會上升，故晶體管P7充電(pullhigh)的能力會下降。因此當時鐘信號VCLK的電平高于/VCLK的電平時，相位調(diào)整單元50會比較慢產(chǎn)生主時鐘信號MCLK的上升沿。舉例而言，時間t3上的上升沿將會被延遲至預定的時間t4上產(chǎn)生。情況二下降沿延后當時鐘信號VCLK與/VCLK分別為低電平與高電平，且時鐘信號/VCLK的工作周期小于時鐘信號VCLK的工作周期，節(jié)點NDA上的電壓會下降。換言之，檢測單元12會檢測出時鐘信號VCLK與/VCLK由于工作周期的偏移而提前于時間tl交叉，而非預定的時間t2,如圖1A中所示。當節(jié)點NDA上的電壓(即檢測結(jié)果SDR)低于參考電壓REF時，偏壓產(chǎn)生單元40所產(chǎn)生的偏壓電壓bias-p與bias-n都會下降，故晶體管N8放電(pulldown)的能力會下降。因此當時鐘信號VCLK的電平低于/VCLK的電平時，相位調(diào)整單元50會比較慢產(chǎn)生主時鐘信號MCLK的下降沿。舉例而言，時間tl上的下升緣將會被延后至預定的時間t2上產(chǎn)生。情況三上升沿提前當時鐘信號VCLK與/VCLK分別為高電平與低電平，而時鐘信號/VCLK的工作周期大于時鐘信號VCLK的工作周期時，節(jié)點NDA上的電壓會上升，換言之，檢測單元12會檢測出時鐘信號VCLK與/VCLK由于工作周期的偏移而造成延后于時間tl4提前交叉，而非預定的時間t13，如圖1B中所示。當節(jié)點NDA上的電壓(即檢測結(jié)果SDR)高于參考電壓REF時，偏壓產(chǎn)生單元40所產(chǎn)生的偏壓電壓bias-p與bias-n都會下降，故晶體管P7充電(pullhigh)的能力會上升。因此當時鐘信號VCLK的電平高于/VCLK的電平時，相位調(diào)整單元50會比較快產(chǎn)生主時鐘信號MCLK的上升沿。舉例而言，時間t14上的上升沿將會被提前至預定的時間t13上產(chǎn)生。情況四下降沿提前當時鐘信號VCLK與/VCLK分別為低電平與高電平，且時鐘信號/VCLK的工作周期大于時鐘信號VCLK的工作周期，節(jié)點NDA上的電壓會上升。換言之，檢測單元12會檢測出時鐘信號VCLK與/VCLK由于工作周期的偏移而延后于時間tl2交叉，而非預定的時間tll，如圖1B中所示。當節(jié)點NDA上的電壓(即檢測結(jié)果SDR)高于參考電壓REF時，偏壓產(chǎn)生單元40所產(chǎn)生的偏壓電壓bias-p與bias-n都會上升，故晶體管N8放電(pulldown)的能力會上升。因此當時鐘信號VCLK的電平低于/VCLK的電平時，相位調(diào)整單元50會比較快產(chǎn)生主時鐘信號MCLK的下降沿。舉例而言，時間t12上的下降沿將會被提前至預定的時間tll上產(chǎn)生。下列表一用以說明相位調(diào)整單元50的操作與時鐘信號VCLK、/VCLK和偏壓電壓bias-p與bias-n的關(guān)系。表一<table>complextableseeoriginaldocumentpage12</column></row><table><table>complextableseeoriginaldocumentpage13</column></row><table>因此，由于時鐘信號VCLK與/VCLK之間工作周期不一致所造成的交叉點偏移，將可以被自動地校正而不會影響到內(nèi)部電路中時鐘信號的邊限(margin)。在某些實施例中，偏移檢測單元30也可以只包括檢測單元12與14中的一個。圖6為本發(fā)明中一半導體存儲模塊的一實施例。如圖所示，半導體存儲模塊200包括一時鐘接收器100以及一核心邏輯單元110。舉例而言，半導體存儲模塊200可為一動態(tài)隨機存取存儲器，但不限定于此。在此實施例中，時鐘產(chǎn)生器100接收互補的時鐘信號VCLK與/VCLK，用以產(chǎn)生一主時鐘信號MCLK供應至核心邏輯單元220，而核心邏輯單元220至少包括一時鐘控制器(timingcontroller"12、一數(shù)據(jù)驅(qū)動器114、一柵極驅(qū)動器116、一存儲單元陣列118。舉例而言，時序控制器112根據(jù)主時鐘信號MCLK，輸出對應的控制時鐘信號與數(shù)據(jù)信號至數(shù)據(jù)驅(qū)動器230與柵極驅(qū)動器240。數(shù)據(jù)驅(qū)動器230與柵極驅(qū)動器240用以存取存儲單元陣列250中的存儲單元所儲存的數(shù)據(jù)。雖然本發(fā)明已以優(yōu)選實施例揭示如上，然而其并非用以限定本發(fā)明，所屬領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，應當可作些許更動與潤飾，因此本發(fā)明的保護范圍應當視后附的權(quán)利要求所界定的范圍為準。權(quán)利要求1.一種時鐘接收器，包括一接收單元，用以接收一對互補的時鐘信號，并產(chǎn)生一第一時鐘信號；以及一校正單元，用以檢測該對互補的時鐘信號的交叉點是否產(chǎn)生偏移，產(chǎn)生一檢測結(jié)果，并由此調(diào)整該第一時鐘信號的轉(zhuǎn)態(tài)。2.如權(quán)利要求1所述的時鐘接收器，其中該校正單元包括一偏移檢測單元，用以檢測該對互補的時鐘信號的交叉點是否產(chǎn)生偏移，并產(chǎn)生該檢測結(jié)果；一偏壓產(chǎn)生單元，用以根據(jù)該檢測結(jié)果，產(chǎn)生一組偏壓電壓；以及一相位調(diào)整單元，用以根據(jù)該組偏壓電壓，調(diào)整該第一時鐘信號的轉(zhuǎn)態(tài)。3.如權(quán)利要求2所述的時鐘接收器，其中該相位調(diào)整單元包括一第一導電型的一第一晶體管與一第二導電型的一第二晶體管，并根據(jù)該組偏壓電壓調(diào)整該第一晶體管與該第二晶體管的導通能力。4.如權(quán)利要求2所述的時鐘接收器，其中該相位調(diào)整單元根據(jù)該組偏壓電壓選擇性地延遲或提前該第一時鐘信號的一上升沿或一下降沿。5.—種半導體存儲模塊，包括一時鐘產(chǎn)生器，用以接收一對互補的時鐘信號，產(chǎn)生一主時鐘信號，包括一接收單元，用以接收一對互補的時鐘信號，并產(chǎn)生一第一時鐘信號；以及一校正單元，用以檢測該對互補的時鐘信號的交叉點是否產(chǎn)生偏移，產(chǎn)生一檢測結(jié)果，并由此調(diào)整該第一時鐘信號的轉(zhuǎn)態(tài)，以便產(chǎn)生該主時鐘信號；以及一核心邏輯單元，用以根據(jù)輸出對應的控制時鐘信號與數(shù)據(jù)信號。6.如權(quán)利要求5所述的半導體存儲模塊，其中該半導體存儲模塊為一半導體存儲裝置。7.如權(quán)利要求6所述的半導體存儲模塊，其中該半導體存儲裝置為一動態(tài)隨機存取存儲器。8.如權(quán)利要求5所述的半導體存儲模塊，其中該校正單元包括一偏移檢測單元，用以檢測該對互補的時鐘信號的交叉點是否產(chǎn)生偏移，并產(chǎn)生該檢測結(jié)果；一偏壓產(chǎn)生單元，用以根據(jù)該檢測結(jié)果，產(chǎn)生一組偏壓電壓；以及一相位調(diào)整單元，用以根據(jù)該組偏壓電壓，調(diào)整該第一時鐘信號的轉(zhuǎn)態(tài)。9.如權(quán)利要求8所述的半導體存儲模塊，其中該相位調(diào)整單元包括一第一導電型的一第一晶體管與一第二導電型的一第二晶體管，并根據(jù)該組偏壓電壓調(diào)整該第一晶體管與該第二晶體管的導通能力。10.如權(quán)利要求8所述的半導體存儲模塊，其中該相位調(diào)整單元根據(jù)該組偏壓電壓選擇性地延遲或提前該第一時鐘信號的一上升沿或一下降沿。11.一種校正方法，包括根據(jù)一對互補的時鐘信號，產(chǎn)生一第一時鐘信號；檢測該對互補的時鐘信號的交叉點是否產(chǎn)生偏移，產(chǎn)生一檢測結(jié)果；根據(jù)該檢測結(jié)果，產(chǎn)生一組偏壓電壓；以及根據(jù)該組偏壓電壓，調(diào)整該第一時鐘信號的轉(zhuǎn)態(tài)，以便產(chǎn)生一第二時鐘信號。12.如權(quán)利要求11所述的校正方法，其中該第一時鐘信號的轉(zhuǎn)態(tài)是通過改變至少一晶體管的導通能力而調(diào)整。13.如權(quán)利要求12所述的校正方法，其中該第一時鐘信號的一上升沿或一下降沿根據(jù)該組偏壓電壓選擇性地被延遲或被提前。全文摘要本發(fā)明提供一種時鐘接收器及相關(guān)的半導體存儲模塊與校正方法。該時鐘接收器包括一接收單元，用以接收一對互補的時鐘信號，并產(chǎn)生一第一時鐘信號；以及一校正單元，用以檢測該對互補的時鐘信號的交叉點是否產(chǎn)生偏移，產(chǎn)生一檢測結(jié)果，并由此調(diào)整該第一時鐘信號的轉(zhuǎn)態(tài)(toggling)。根據(jù)本發(fā)明的時鐘接收器及相關(guān)的半導體存儲模塊與校正方法能夠自動地校正由于時鐘信號VCLK與/VCLK之間工作周期不一致所造成的交叉點偏移，從而不會影響到內(nèi)部電路中時鐘信號的邊限。文檔編號H03L7/00GK101345525SQ20071013600公開日2009年1月14日申請日期2007年7月10日優(yōu)先權(quán)日2007年7月10日發(fā)明者鄭文昌申請人:南亞科技股份有限公司