專利名稱：半導體濾波器結構和制造方法
技術領域：
本發(fā)明一般涉及電子器件，尤其是涉及半導體器件結構及其制造方法。
背景技術：
電子濾波器現(xiàn)在用于抑制噪聲、拒絕有害信號或以某種方式處理輸入信號的特性。典型的以半導體為基礎的濾波器設計包括電感器、電阻器和/或電容器網(wǎng)絡。這樣的網(wǎng)絡通常與分立的瞬態(tài)電壓抑制(TVS)器件如穩(wěn)壓二極管(Zener diode)置于一起，除提供信號處理外還提供靜電放電(ESD)防護。TVS器件的電容分配通常用于進一步形成濾波器的特性。
橢圓或Cauer濾波器是利用電感器和電容器的一類濾波器設計。在某些應用如電磁干涉(EMI)或通用串行總線(USB)濾波器應用中，需要橢圓濾波器，因為其有在通帶和阻帶中相等的波紋(ripple)、銳截止(sharp cut-off)特性、對指定阻帶的低的群延遲特性、和與其它標準濾波器設計如Chebyshev濾波器相比優(yōu)良的阻帶衰減。
以半導體為基礎的濾波器設計者面臨的一個挑戰(zhàn)是，在盡可能小的空間里提供有效的設計以滿足一些應用要求的尺寸需要。這個挑戰(zhàn)常常很艱難，特別是當濾波器設計包括電感器和電容器結構以及TVS器件。
因此，為了迎接以上所述及其它挑戰(zhàn)，需要一種結構和制造方法以改善無源元件及TVS器件的集成。


圖1示出已有技術的橢圓濾波器電路的示意圖；
圖2示出根據(jù)本發(fā)明一實施例的濾波器電路的示意圖；圖3示出根據(jù)本發(fā)明的一個結構的一部分的放大平面圖，該結構包括圖1所示濾波器電路的技術實現(xiàn)；圖4示出圖3所示器件的一部分的放大分解圖；圖5示出帶有基準線5-5的圖3所示器件的一部分的放大剖視圖；圖6示出根據(jù)本發(fā)明的器件的一實施例的放大局部剖視圖；圖7示出根據(jù)本發(fā)明另一實施例的器件實施例的放大局部剖視圖；圖8示出根據(jù)本發(fā)明再一實施例的器件實施例的放大局部剖視圖；圖9示出根據(jù)本發(fā)明又一實施例的器件實施例的放大局部剖視圖；圖10示出帶有基準線10-10的圖3所示器件的一部分的放大局部剖視圖；圖11示出根據(jù)本發(fā)明一實施例的圖6和圖7所示器件的放大平面圖；圖12示出根據(jù)本發(fā)明另一實施例的圖6和圖7所示器件的放大平面圖；圖13示出根據(jù)本發(fā)明附加實施例的圖6和圖7所示器件的放大平面圖；圖14示出根據(jù)本發(fā)明再一實施例的圖6和圖7所示器件的放大平面圖；和圖15示出根據(jù)本發(fā)明又一實施例的圖6和圖7所示器件的放大平面圖； 為了說明的簡潔和清楚，附圖中的組成部分不一定按比例繪制，不同圖中相同的附圖標記表示相同的組成部分。此外，為了描述的簡要而省略了公知的步驟和組成部分的說明與詳述。如這里所使用的載流電極表示器件的一個組成部分，其承載通過該器件的電流，如MOS晶體管的源極或漏極、或雙極晶體管的集電極或發(fā)射極、或二極管的陰極或陽極；控制電極表示器件的一個單元，其控制通過該器件如MOS晶體管的柵極或雙極晶體管的基極的電流。雖然這些器件在這里被解釋為某個N通道或P通道器件，但本領域里一般技術人員應該認識到，依照本發(fā)明，互補器件也是可以的。為了制圖清楚，器件結構的摻雜區(qū)域通常有直線邊緣和精確角度的角。然而，本領域的技術人員應理解，由于摻雜物的擴散和活化作用，通常摻雜區(qū)域的邊緣不是直線且角也不是精確的角度。
具體實施例方式圖1示意性地描述了表示橢圓濾波器結構215的電路的已有技術實施例，其有輸入201和輸出203。濾波器215包括與線性電容器207并聯(lián)以形成第一諧振電路的電感器211。電感器212與線性電容器208并聯(lián)以形成第二諧振電路。第一分立TVS器件237連接在電感器211的第一端子226和公共返回(return)端子209之間。第二分立TVS器件238連接在端子209和一公共連接之間，所述公共連接是電感器211的第二端子227與電感器212的第一端子229之間的連接。第三分立TVS器件239連接在電感器12的第二端子228和端子209之間。
圖2示意性地描述了根據(jù)本發(fā)明實施例的表示橢圓濾波器結構15的電路的實施例，其有輸入101和輸出103。結構15包括一個與浮動電容器17并聯(lián)以形成第一諧振電路的電感器11。電感器11包括輸入端子26和輸出端子27。結構15進一步包括與浮動電容器18和19并聯(lián)的電感器12。電感器12包括輸入端子29和輸出端子28，所述端子29是與輸出端子27的公共連接。第一TVS器件337連接在輸入端子26和公共返回端子109之間。第二TVS器件338連接在輸入端子29和公共返回端子109之間，且第三TVS器件339連接在輸出端子28和公共返回端子109之間。
根據(jù)本發(fā)明，浮動電容器17包括例如第一MOS電容器，并與TVS器件337合并或集成入一個單器件或器件46中。浮動電容器18包括例如第二MOS電容器，并與TVS器件338合并或集成入一個單器件或器件43中。浮動電容器19包括例如第三MOS電容器，并與TVS器件339合并或集成入一個單器件或器件44中。根據(jù)濾波器或結構15的輸出要求或規(guī)格來調(diào)節(jié)這些器件的電容。
下列描述涉及圖3、圖4和圖5。圖3示出根據(jù)本發(fā)明的半導體器件10的實施例的一部分的放大平面圖，所述半導體器件包括圖2中的結構15。一般用一個箭頭來識別結構15。器件43、44和46被示出與電感器11和12連接。在本實施例中，電感器11和12包括疊層或多層結構。正如本領域技術人員應必須理解的，集成半導體電感器如電感器11或電感器12或其組合可以用來形成幾種類型的濾波器包括Bessel、帶通、Chebyschev和/或橢圓濾波器。應進一步理解，電感器11和12可以包括單層電感器。圖4示出圖3所示電感器結構11和12的一部分的放大分解圖。圖5用一般方式示出圖3所示的帶有基準線5-5的第一多層電感器11的一部分的放大剖視圖。圖5的剖視圖示出貫穿圖3所示電感器11的管腳30、31、32、33和34。
電感器11的構成包括第一電感器元件14和第二電感器元件13。第一電感器元件14覆蓋在基底37表面的第一部分上形成，而第二電感器元件13覆蓋在元件14上形成。元件14以一種圖案形成，其在元件14相鄰部分之間提供電磁耦合，以使元件14的感應系數(shù)大于直線式導體的感應系數(shù)。元件13覆蓋于元件14以類似的圖案形成，因此元件13的圖案在元件13的相鄰部分之間提供電磁耦合，以使元件13的感應系數(shù)大于直線式導體的感應系數(shù)。進一步地，元件13和14彼此磁耦合。
另外，元件14和13的圖案和近距離覆蓋在元件13和14之間提供了電磁耦合，從而元件13和14為電感器11形成的感應系數(shù)大于元件13的分立感應系數(shù)加上元件14的分立感應系數(shù)的和。典型地，元件14的相鄰部分相隔約一到六(1-6)微米而元件13的相鄰部分相隔約一到十(1-10)微米。為了確保其間有足夠的耦合，通常，元件13離元件14約零點五到二(0.5-2)微米。為了在元件13和元件14之間提供電連接，元件13的一個末端或端子與元件14的一個末端或端子在節(jié)點16處電連接。元件14的第二端子用作電感器11的端子26，而元件13的第二端子用作電感器11的端子27。
電感器12的構成包括第一電感器元件22和第二電感器元件21。第一電感器元件22覆蓋在基底37表面的第二部分上形成，而第二電感器元件21覆蓋在元件22上形成。元件22以一種圖案形成，其在元件14的相鄰部分之間提供電磁耦合，以使元件22的感應系數(shù)大于直線式導體的感應系數(shù)。元件21覆蓋于元件22以類似的圖案形成，因此元件21的圖案在元件21的相鄰部分之間提供電磁耦合，以使元件21的感應系數(shù)大于直線式導體的感應系數(shù)。另外，元件22和21的圖案和近距離覆蓋在元件22和21之間提供了電磁耦合，從而元件22和21為電感器12形成的感應系數(shù)大于元件21的分立感應系數(shù)加上元件22的分立感應系數(shù)的和。為了在元件22和元件21之間提供電連接，元件21的一個末端或端子與元件22的一個末端或端子在節(jié)點23處電連接。元件22的第二端子用作電感器12的端子28，而元件21的第二端子用作電感器12的端子29。
在一實施例中，元件13和14以正方形螺旋的形狀形成。然而，每個元件13和14可以以其它形狀形成，只要其在元件13的相鄰部分之間提供相互的磁通量耦合，并在元件14的相鄰部分之間以及元件13和14之間提供相互的磁通量耦合。例如，元件13和14可以以圓形螺旋、或拉長螺旋、或任何提供磁通量耦合的公知的形狀形成。在本優(yōu)選實施例中，元件14在節(jié)點26開始，并以順時針方向在基底37的表面上方延伸，直到在端子16結束。元件13在節(jié)點16開始，并以順時針方向覆蓋元件14的部分延伸，直到在端子27結束，所述覆蓋部分實質(zhì)上與元件13的相應部分有相同的半徑。電感器12的構成與電感器11類似。元件22在節(jié)點23開始，并以順時針方向在基底37的表面上方延伸，直到在端子28結束。元件21在節(jié)點29，開始并以順時針方向覆蓋元件22的相似部分延伸，直到在端子23結束。圖4的分解圖有助于說明元件13和14以及元件21和22之間的覆蓋關系。
參照圖3和圖5，元件14典型地包括導體41和覆蓋電介質(zhì)39。元件13典型地包括導體42和覆蓋電介質(zhì)40。典型地，導體41和42由低阻抗導體材料如金屬組成以便減少串聯(lián)電阻。用于導體41和42的材料通常有一個不大于約四到五(4-5)微歐姆/厘米的電阻系數(shù)。典型地，元件13和14覆蓋基底37的第一部分而形成。電介質(zhì)38通常在基底37的表面上形成，以便從基底37電絕緣導體11。導體41以元件14的期望圖案在電介質(zhì)38的表面上形成。例如，可對電介質(zhì)38應用掩模并圖案化來暴露電介質(zhì)38的部分，在其中形成導體41。作為選擇，利用常規(guī)的光刻和蝕刻技術形成導體41，覆蓋于電介質(zhì)層38之上沉積一層導電材料并隨后將之圖案化，。其后，覆蓋導體41而形成電介質(zhì)39。電介質(zhì)39不可以在導體41上節(jié)點16形成的部分形成。導體42在電介質(zhì)39的表面形成，電介質(zhì)39覆蓋于導體41的頂部表面頂部。導體42也可在導體41上節(jié)點16形成的表面上形成。可選擇使用電介質(zhì)40來覆蓋導體42使導體42與器件10的其它元件電絕緣。
電感器12的形成方式與電感器11類似。元件22包括與導體41相似的導體和與電介質(zhì)39相似的覆蓋電介質(zhì)。元件21包括與導體42相似的導體和與電介質(zhì)40相似的覆蓋電介質(zhì)。節(jié)點23的形成方式與節(jié)點16類似。
圖6示出根據(jù)本發(fā)明第一實施例的適合用作結構15中器件43、44和/或46的集成線性(即，與電壓無關)浮動電容器或MOS電容器結構或電容器/TVS結構或器件91的高度放大局部剖視圖。器件81被稱為是集成的，因為其為既用作電容元件(即，MOS門電路二級管(gated diode))又用作瞬態(tài)電壓元件的單器件。器件81被稱為是浮動的，因為電容器的兩個接觸面(例如，下列描述的接觸層69和76)與地或公共返回端子109絕緣。這支持某些濾波器或電路設計如橢圓濾波器。
器件81包括半導體基底或區(qū)域37，其為例如摻雜物濃度在大約1.0x1019atoms/cm3量級的<100>P型導電基底。在一實施例中，基底37包括硅。作為選擇，基底37包括其它半導體材料如IV-IV或III-V材料。另外，應該理解，術語“半導體基底”表示半導體材料的區(qū)域，其可能包括半導體晶片、在半導體晶片內(nèi)形成的半導體材料區(qū)域、覆蓋在半導體晶片上形成的半導體材料層、或覆蓋在絕緣層或絕緣材料上形成的半導體材料層。
阱、分裂阱、摻雜或擴散區(qū)域72在區(qū)域37內(nèi)形成并從主表面84延伸。在本實施例中，阱區(qū)域72有n型傳導性且摻雜濃度在約為1.0x1020atoms/cm3的量級。作為例子，離子注入和光掩模技術用來形成分裂阱區(qū)域72。作為選擇，硬掩模處理用來形成分裂阱區(qū)域72。覆蓋主表面84和阱區(qū)域72而形成絕緣或鈍化層67，其包括硅二氧化物、沉積氧化物、氮化物、旋制氧化硅(spin-on glass)、其組合或類似材料。然后在阱區(qū)域72分裂部分上方的層67的一部分中形成孔口60，且鈍化或電容層68在孔口60內(nèi)形成并覆蓋層67。電容層68包括例如一氧化物，并具有根據(jù)器件61的期望電容/電壓特性來選擇的厚度。作為例子，當層68包括硅氧化物時，其具有從約0.005微米到約0.05微米的厚度。應該理解，層68也可以包括其它材料如硅氮化物、鉭五氧化物、鋇鈦酸鍶、鈦二氧化物或其組合，所述組合包括與硅氧化物或類似材料的組合。
覆蓋層68而形成第一接觸或傳導層69以提供MOS電容器的一塊板片(plate)而阱區(qū)域72提供另一板片。作為例子，第一接觸層69包括摻雜的多晶半導體材料(例如，摻雜多晶硅)或另外的導電材料，并可以包括硅化物層或包括幾種不同的在分層結構中形成的材料。在一實施例中，第一接觸層69包括以高劑量磷注入(例如，1.0×1015atoms/cm2到約1.0×1016atoms/cm2)摻雜的約0.4微米到約0.8微米的多晶硅。接下來，第二鈍化層71覆蓋于主表面84而形成，并包括例如約0.5微米的沉積氧化物，如用四乙基正硅酸鹽(TEOS)形成的氧化物。
用常規(guī)的光致抗蝕劑(photoresist)和蝕刻技術形成孔口73和74，其中孔口73覆蓋阱區(qū)域72的一部分而孔口74覆蓋阱區(qū)域72的分裂部分。接著，覆蓋于主表面84在孔口73和74內(nèi)形成一傳導層，其被設計為嵌槽(formed)接觸層76和77。作為例子，接觸層76和77包括鋁、鋁合金或另外的導電材料。在一實施例中，接觸層76和77包括2.0微米的鋁/硅合金。
與本發(fā)明一致，器件81有一分裂阱區(qū)域72，其在層68下面不連續(xù)。即，電容層68與區(qū)域37和阱區(qū)域72都毗連或接觸，以形成MOS門電路二極管器件。以另一方式表達，阱區(qū)域72的部分被區(qū)域37的部分分離。同樣與本發(fā)明一致，分裂阱區(qū)域72既形成電容器元件的板片又形成TVS元件的電極或結。在本發(fā)明中，術語“分裂阱區(qū)域”表示摻雜阱區(qū)域，其中，摻雜阱區(qū)域的一部分是分立的或不連續(xù)的，所以基底37的一部分、摻雜區(qū)域272(圖7和圖9所示)的一部分、或半導體層237(圖8所示)的一部分暴露在阱區(qū)域內(nèi)，其被阱區(qū)域環(huán)繞、在一邊被阱區(qū)域部分限制、在所有邊被阱區(qū)域限制、或在主表面84被阱區(qū)域包圍。這在下面圖11-15中分裂阱72的平面圖中進一步示出。
另外，與本發(fā)明一致，選擇基底37的濃度以使電容器的閾值電壓VT為正，且電容特性在一個期望工作電壓范圍內(nèi)是基本恒定的。例如，對于在3伏及更高范圍內(nèi)的柵極-阱(gate-to-well)電壓，基底37中高摻雜濃度(舉例來說，表面濃度大于約1.0×1018atoms/cm3)將導致恒定的電容柵極-源極(CGS)特性。進一步與本發(fā)明一致，電子或載流子充足的阱區(qū)域72疊覆MOS柵極69的邊緣181和/或182，從而確保一條到通道的低阻抗通路，其在MOS柵極下形成。
在另一實施例中，形成阱區(qū)域72，利用高劑量磷離子注入提供一個約3.0×1019atoms/cm3的峰值濃度，接著以高劑量砷離子注入來提供一個約5.0×1019atoms/cm3的峰值濃度。在一可選實施例中，離子注入的順序可以顛倒。注入鏈提供了一個量級約為8.0×1019atoms/cm3的凈峰值摻雜。與本發(fā)明一致，該注入鏈將阱區(qū)域72的串聯(lián)和接觸電阻減小了90％，這增強了例如結構的射頻(RF)特性。
器件81中，由接觸層69、層68和阱區(qū)域72的一部分形成的MOS電容器為器件43、44和/或46提供了浮動電容元件(例如，圖2所示電容器18、18和/或19)，且在阱區(qū)域72和基底37間形成的pn結為器件43、44和/或46提供了TVS元件(例如，圖2所示二極管337、338和/或339)。與本發(fā)明一致，因為器件81是集成的，所以其具有諸如與已有技術的非集成器件相比而較低的阻抗。
器件81中，在分裂阱區(qū)域72和基底37之間構成的阱/基底電容器形成一個較小的面積，其在某些應用中允許較小的布局。然而，如果設計要求一個較大的阱/基底二極管，器件81只允許增加阱的面積而不影響MOS電容器本身的大小。下面結合圖11和圖12來充分描述該特征的一個例子。進一步地，器件81中MOS電容器的面積(即，孔口60中接觸層69和層68的面積)和阱區(qū)域72是獨立的，這在某些應用中提供了對電容/電壓特性的更準確的控制。
圖7示出根據(jù)本發(fā)明第二實施例的適合用作結構15中器件43、44和/或46的集成線性(即，與電壓無關)浮動電容器或MOS電容器結構或電容器/TVS結構或器件91的高度放大局部剖視圖。器件91與器件81類似，除了區(qū)域37包括輕度摻雜的P型區(qū)域237，所述區(qū)域237覆蓋于重度摻雜P型基底137而形成。
在某些應用中，例如在MOS FET器件與本發(fā)明的集成MOS電容器聯(lián)合的情況下，當高度摻雜區(qū)域37被其本身使用時，如在器件81中，存在一些設計挑戰(zhàn)。例如，P型基底37可導致正的且量級高的閾值電壓。此外，重摻雜可以影響MOS FET器件的通道區(qū)域中載流子的活動性。而且，當阱區(qū)域72直接在高摻雜區(qū)域37中形成時，如在器件81中，在這些區(qū)域之間形成的pn結的漏電流可能比期望值高，且每單位面積的電容也比期望值高。在器件91中，提供了較低電容和較低漏電流的pn結，以便在要求這些特性的應用中使用。
在器件91中，阱區(qū)域72和輕摻雜區(qū)域237間的結的作用更象一個單邊結，其結電容由區(qū)域237的摻雜濃度和厚度控制。對區(qū)域237的摻雜濃度和厚度的一個約束是，選擇這些變量以為TVS器件支持期望擊穿電壓和ESD特性。本發(fā)明的作者發(fā)現(xiàn)，根據(jù)本發(fā)明的器件91將單位電容(specific capacitance)降低了約5-10倍。這允許以去耦和獨立的方式為二極管和浮動MOS電容器電容進行更準確的調(diào)諧，從而增加了設計目標的自由度。
作為例子，基底137包括一個摻雜濃度大約為1.0×1019atoms/cm3量級的<100>P型傳導基底。在一實施例中，基底137包括硅。作為選擇，基底137包括其它半導體材料如IV-IV或III-V材料。層237包括諸如使用如外延生長技術而形成的P型層，且其摻雜濃度小于基底137的摻雜濃度。在一實施例中，層237的摻雜濃度為約1.0×1015atoms/cm3到約1.0×1016atoms/cm3量級，且其厚度為約一微米到十微米量級。層237的摻雜濃度和厚度根據(jù)期望擊穿電壓和ESD要求依照公知原理變化。
層237另外的一個特征是提供輕度摻雜n型區(qū)域272，其在主表面84內(nèi)電容層68的下面形成并與阱區(qū)域72毗連。區(qū)域272是可選的并方便地提供或設置為控制VT到一期望負電壓，從而確?；竞愣ǖ腗OS電容在零和十伏之間。在一實施例中，區(qū)域272包括峰值濃度在約1.0×1016atoms/cm3量級的磷或砷摻雜區(qū)域。
圖8示出根據(jù)本發(fā)明第三實施例的適合用作結構15中器件43、44和/或46的集成線性(即，與電壓無關)浮動電容器或MOS電容器結構或電容器/TVS結構或器件101的高度放大局部剖視圖。器件101與器件81和91類似，除了阱區(qū)域72包括一個單邊分裂阱，其僅疊覆MOS電容器的邊緣181而邊緣182與半導體層237疊覆。在本實施例中，電子充分的阱區(qū)域72僅疊覆MOS電容器的邊緣181，從而為MOS電容器中通道的形成而確保電荷的迅速供應。這依次啟動電容器結構的高頻運行。器件101進一步示出可選的摻雜區(qū)域238，其為n型或p型，并與阱區(qū)域72的至少一部分毗連而形成。在一實施例中，可選摻雜區(qū)域238通過層237延伸到半導體基底137?？蛇x摻雜區(qū)域238具有比半導體層237更高的摻雜濃度，且設置為控制、改變或減小阱區(qū)域72和半導體層237之間的結的擊穿電壓或箝制電壓。
圖9示出根據(jù)本發(fā)明第四實施例的適合用作結構15中器件43、44和/或46的集成線性(即，與電壓無關)浮動電容器或MOS電容器結構或電容器/TVS結構或器件201的高度放大局部剖視圖。器件201與器件101類似，并進一步包括n型區(qū)域272，其在MOS電容器的下面在主表面84形成并與阱區(qū)域72毗連。在本實施例中，區(qū)域272延伸直到疊覆MOS電容器的邊緣182。器件201進一步包括與阱區(qū)域72的至少一部分毗連而形成的可選摻雜區(qū)域239。在本實施例中，可選摻雜區(qū)域239包括一個摻雜濃度比半導體層237更高的p型區(qū)域?？蛇x摻雜區(qū)域239設置為控制、改變或減小阱區(qū)域72和半導體層237之間的結的擊穿電壓或箝制電壓。
圖10示出根據(jù)本發(fā)明的帶有基準線10-10的圖3所示器件10的高度放大局部剖視圖。在本局部剖視圖中，圖3所示結構15的技術實現(xiàn)中的器件46、44和43顯示為圖7所示的包括可選摻雜區(qū)域272的集成器件91。在可選實施例中，器件46、44和/或43包括圖6所示器件81、圖8所示器件101和/或圖9所示器件201。
圖11示出根據(jù)本發(fā)明的器件81和91的實施例的平面圖。在本實施例中，分裂阱區(qū)域72輕度陰影以顯示基底37的一部分(或摻雜區(qū)域272或半導體層237)通過孔口70暴露在層67中。阱區(qū)域72包括一個用于規(guī)定器件81和91的浮動MOS電容器元件的象環(huán)一樣的部分720和象矩形一樣的部分721，從而為電極76(圖6和圖7所示)提供了一個方便的結構以通過層67、68和71(圖6和圖7所示)中的孔口73接觸阱區(qū)域72。示出層67(圖6和圖7所示)中孔口60的例子以進一步規(guī)定器件81和91的浮動MOS電容器元件。應該理解，阱區(qū)域72的部分720和721可以由其它形狀包括正方形、多邊形、圓形、三角形、其組合或類似形狀構成。此外，部分721可以有圓角。
圖12示出根據(jù)本發(fā)明的器件81和91的另一實施例的平面圖。本實施例與圖11所示實施例類似，除了孔口731比圖11的孔口73大，及分裂阱區(qū)域72的部分722比圖11的部分721大。在器件91的實施例中，區(qū)域272或半導體層237暴露在孔口60而不是基底37中。圖12說明了本發(fā)明的一個優(yōu)點，因為可以增加阱基底二極管或TVS器件的面積(例如，部分722的面積比部分721的面積大)而不影響MOS電容器(部分720)的面積。即，本發(fā)明中浮動MOS電容器的面積獨立于阱基底二極管的面積。
圖13示出根據(jù)本發(fā)明的器件81和91的再一實施例的平面圖。在本實施例中，分裂阱區(qū)域72的陰影部分包括矩形部分726和半圓環(huán)部分727。在器件91的實施例中，區(qū)域272或半導體層237暴露在孔口60而不是基底37中。半圓環(huán)部分727的直徑827等于矩形部分726的高度826。
圖14示出根據(jù)本發(fā)明的器件81和91的又一實施例的平面圖。在本實施例中，分裂阱區(qū)域72的陰影部分包括矩形部分726和半圓環(huán)部分728。在器件91的實施例中，區(qū)域272或半導體層237暴露在孔口60而不是基底37中。半圓環(huán)部分728的直徑828小于矩形部分726的高度826。即，對于矩形部分726，半圓環(huán)部分728不重合地插入或嵌入其中。
圖15示出根據(jù)本發(fā)明的器件81和91的附加的一實施例的平面圖。在本實施例中，分裂阱區(qū)域72的陰影部分包括半圓環(huán)部分729和半圓部分730。在器件91的實施例中，區(qū)域272或半導體層237暴露在孔口60而不是基底37中。半圓環(huán)部分729的直徑829小于半圓部分730的直徑830。即，相對于半圓部分731，半圓環(huán)部分729不重合地插入或嵌入其中。
鑒于上述內(nèi)容，很明顯提供了一種集成浮動電容器/TVS器件的結構和制造方法。該結構節(jié)省空間，在構成諧振結構如橢圓濾波器時方便與其它器件的組成部分集成，并提供了相當于或優(yōu)于已有技術濾波器設計的工作特性。
雖然本發(fā)明是參考其具體實施例來描述和說明的，但并不意味著本發(fā)明局限于這些說明性的實施例。本領域技術人員應該認可，不偏離本發(fā)明的實質(zhì)可進行一些修改和變化。因此，這意味著本發(fā)明包含在所附權利要求范圍內(nèi)的所有這樣的變化和修改。
權利要求
1.一種濾波器結構，包括半導體區(qū)，所述半導體區(qū)為第一傳導類型且具有第一主表面；第一浮動電容器器件，所述第一浮動電容器器件毗連所述第一主表面而形成；和第一瞬態(tài)電壓抑制器件，所述第一瞬態(tài)電壓抑制器件毗連所述第一主表面而形成，其中，所述第一浮動電容器器件和所述第一瞬態(tài)電壓抑制器件共享第二傳導類型的第一摻雜區(qū)域，所述第一摻雜區(qū)域在所述半導體區(qū)中形成，且其中，所述第一摻雜區(qū)域在所述第一主表面終止以使所述第一浮動電容器器件覆蓋所述半導體區(qū)的一部分及所述第一摻雜區(qū)域的一部分。
2.如權利要求1所述的濾波器結構，其中，所述第一摻雜區(qū)域包括一個分裂摻雜區(qū)域，所述分裂摻雜區(qū)域在所述第一表面分離以使所述半導體區(qū)的一部分被所述分裂阱區(qū)域環(huán)繞。
3.如權利要求1所述的濾波器結構，進一步包括一個第一電感器，所述第一電感器至少覆蓋所述基底的一部分。
4.一種半導體濾波器結構，包括半導體基底，所述半導體基底為第一傳導類型且具有第一摻雜濃度；半導體層，所述半導體層為所述第一傳導類型，覆蓋于所述第一主表面而形成，其中，所述半導體層有小于所述第一摻雜濃度的第二摻雜濃度；和第一摻雜區(qū)域，所述第一摻雜區(qū)域為與所述第一傳導類型相對的第二傳導類型，在所述半導體層中形成，其中，所述第一摻雜區(qū)域設置為與所述半導體層一起形成TVS器件，且其中所述第一摻雜區(qū)域進一步設置為形成浮動MOS電容器的一個板片。
5.如權利要求4所述的濾波器結構，其中，所述第一摻雜區(qū)域包括一個分裂阱區(qū)域，其中所述浮動MOS電容器與所述半導體層的一部分毗連并進一步與所述第一摻雜區(qū)域的一部分毗連。
6.如權利要求5所述的濾波器結構，進一步包括一個第二摻雜區(qū)域，所述第二摻雜區(qū)域為所述第二傳導類型，在所述半導體層中毗連所述第一摻雜區(qū)域而形成，其中，所述第二摻雜區(qū)域設置為控制所述浮動MOS電容器的閾值電壓。
7.如權利要求4所述的濾波器結構，進一步包括一個第一多層電感器，所述第一多層電感器至少覆蓋所述半導體基底的一部分，所述第一多層電感器有第一端子和第二端子，所述第一多層電感器也有第一導體和第二導體及第一電介質(zhì)，所述第一導體覆蓋所述半導體基底的所述一部分，所述第二導體至少覆蓋所述第一導體的一部分，所述第一電介質(zhì)放置在所述第一導體和所述第二導體之間，其中，所述第一和第二端子中的一個與所述浮動MOS電容器耦合。
8.一種形成半導體濾波器結構的方法，包括以下步驟提供第一傳導類型的半導體基底，并有第一主表面和所述第一傳導類型的半導體層，所述半導體層覆蓋所述第一主表面而形成；和在所述半導體基底中形成第二傳導類型的第一摻雜區(qū)域，其中，所述第一摻雜區(qū)域包括一個分裂阱區(qū)域，及其中所述第一摻雜區(qū)域設置為與所述半導體一起形成TVS器件，且其中所述第一摻雜區(qū)域進一步設置為形成浮動MOS電容器的一個板片。
9.如權利要求8所述的方法，進一步包括以下步驟在所述半導體層中毗連所述第一摻雜區(qū)域而形成所述第二傳導類型的第二摻雜區(qū)域，其中，所述第二摻雜區(qū)域設置為控制所述浮動MOS電容器的閾值電壓。
10.如權利要求8所述的方法，進一步包括以下步驟至少覆蓋所述半導體基底的一部分而形成第一多層電感器，所述第一多層電感器有第一端子和第二端子，所述第一多層電感器也有第一導體和第二導體及第一電介質(zhì)，所述第一導體覆蓋所述半導體基底的所述一部分，所述第二導體至少覆蓋所述第一導體的一部分，所述第一電介質(zhì)放置在所述第一導體和所述第二導體之間。
全文摘要
在一實施例中，一種傳導類型的分裂阱區(qū)域在對立傳導類型的半導體基底中形成。該分裂阱區(qū)域形成浮動電容器的一個板片和瞬態(tài)電壓抑制器件的一個電極。
文檔編號H03H3/007GK101090261SQ20071011004
公開日2007年12月19日 申請日期2007年6月12日 優(yōu)先權日2006年6月16日
發(fā)明者薩德哈瑪·沙斯特里, 瑞安·赫爾利, 聞葉廷, 艾米利·M.·萊恩翰, 馬克·A.·托馬斯, 厄爾·D.·富克斯 申請人:半導體元件工業(yè)有限責任公司