專利名稱：延遲控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可調(diào)整信號(hào)延遲的延遲控制電路，并特別涉及一 種可以分開控制信號(hào)的上升沿延遲時(shí)間及下降沿延遲時(shí)間的延遲控制 電路。
背景技術(shù)：
當(dāng)高速數(shù)字傳輸接口在傳送數(shù)據(jù)時(shí)，通常需要配合取樣信號(hào)(例 如時(shí)脈信號(hào)或閃頻信號(hào))的時(shí)序，作為接收端取樣的依據(jù)。而傳送端 在傳送數(shù)據(jù)時(shí)，須與取樣信號(hào)保持一定的時(shí)序關(guān)系(例如依據(jù)取樣信
號(hào)的上升沿觸發(fā)或是下降沿觸發(fā))，以保障能有最大的設(shè)定(setup)或 保持時(shí)間裕度(time margin)。
在實(shí)際應(yīng)用上，傳送端或接收端需對(duì)取樣信號(hào)做一些時(shí)間延遲的 微調(diào)以保持時(shí)間裕度。在傳統(tǒng)技術(shù)中，取樣信號(hào)的延遲通常由延遲單 元(programmable delay cell)或延遲鎖定回路(delay lock loop)來實(shí) 現(xiàn)。不論是延遲單元或延遲鎖定回路，通常會(huì)對(duì)取樣信號(hào)的上升沿與 下降沿進(jìn)行相同的延遲。也就是說，取樣信號(hào)的上升沿延遲時(shí)間會(huì)等 于下降沿延遲時(shí)間。
在某些只使用單一取樣沿(上升沿或下降沿)的系統(tǒng)中，這樣的 設(shè)計(jì)是沒有問題的。然而，在更高速的系統(tǒng)中(例如采用ATA接口中 ULTRA DMA傳輸模式的系統(tǒng)或DDR SDRAM系統(tǒng))，會(huì)同時(shí)使用取 樣信號(hào)的上升沿及下降沿作為數(shù)據(jù)傳輸?shù)囊罁?jù)。因此，傳統(tǒng)的延遲電 路便很難同時(shí)兼顧上升沿及下降沿的時(shí)間裕度。
圖1為根據(jù)傳統(tǒng)技術(shù)的延遲控制電路的電路圖。延遲控制電路200 包括延遲單元212、 214、與門222、或門224及選擇器230。其中延遲 器212與214組成延遲單元210。與門222與或門224組成信號(hào)調(diào)整調(diào) 單元220。輸入信號(hào)INT經(jīng)由不同的延遲后(延遲單元212的延遲時(shí) 間為DA+DB，而延遲單元214的延遲時(shí)間則為DB)，產(chǎn)生延遲輸入信
號(hào)DS1、 DS2，并經(jīng)由與門222輸出上升沿延遲信號(hào)DRS，經(jīng)由或門 224輸出下降沿延遲信號(hào)DFS。然后，選擇器230則經(jīng)由控制信號(hào)CS 決定輸出的信號(hào)為上升沿延遲信號(hào)DRS或下降沿延遲信號(hào)DFS。圖2 與圖1主要的差異在于信號(hào)調(diào)整電路220與信號(hào)調(diào)整單元120，兩者的 電路結(jié)構(gòu)不同。接下來以美國專利第6,424,197號(hào)進(jìn)一步說明傳統(tǒng)技術(shù) 的延遲控制電路。
圖2A為根據(jù)美國專利第6,424,197號(hào)的延遲控制電路的電路圖。 延遲控制電路100包括延遲單元110與信號(hào)調(diào)整單元120。延遲單元 110根據(jù)控制信號(hào)DR[2:0]、控制信號(hào)DF[2:0]，輸出延遲輸入信號(hào)DS1、 DS2至信號(hào)調(diào)整單元120。信號(hào)調(diào)整單元120經(jīng)由邏輯運(yùn)算后，產(chǎn)生經(jīng) 延遲過的輸出信號(hào)OUT。其中，若比較電路122的輸出為邏輯低電位， 則輸出信號(hào)OUT為延遲輸入信號(hào)DS1、 DS2進(jìn)行"或"邏輯運(yùn)算后的 結(jié)果。若比較電路122的輸出為邏輯高電位，則輸出信號(hào)OUT為延遲 輸入信號(hào)DS1、 DS2進(jìn)行"與"邏輯運(yùn)算后的結(jié)果。
圖2A的電路架構(gòu)雖可調(diào)整輸入信號(hào)INT的延遲時(shí)間，但其信號(hào) 調(diào)整單元120的電路架構(gòu)較為復(fù)雜，且需考慮控制信號(hào)DR[2:0]、 DF[2:0]。對(duì)于信號(hào)調(diào)整單元120中的比較電路122，因?yàn)槠潆娐芳軜?gòu) 較為復(fù)雜(其電路架構(gòu)請(qǐng)參照美國專利第6,424,197號(hào))。所以，當(dāng)利 用信號(hào)調(diào)整單元120處理較高頻率的輸入信號(hào)INT時(shí)，其延遲時(shí)間愈 難掌握。因?yàn)槊恳粋€(gè)邏輯門皆會(huì)影響輸出信號(hào)OUT與輸入信號(hào)INT之 間的延遲時(shí)間。另外，信號(hào)調(diào)整單元120在處理輸入信號(hào)INT時(shí)，其 適用的工作范圍(輸入信號(hào)INT的頻率，以及延遲時(shí)間的微調(diào))也會(huì) 受到控制信號(hào)DR[2:0]、 DF[2:0]頻率的限制。因?yàn)檩敵鲂盘?hào)OUT是經(jīng) 由控制信號(hào)DR[2:0]、 DF[2:0]與延遲輸入信號(hào)DS1、 DS2進(jìn)行邏輯運(yùn)算 而得到的。
圖2B為根據(jù)美國專利第6，424，197號(hào)的延遲單元的電路圖。如圖 2B所示，利用多個(gè)緩沖器串接來延遲輸入信號(hào)INT，每一個(gè)緩沖器輸 出不同延遲時(shí)間的輸入信號(hào)INT。接著，經(jīng)由圖2C中的多工器，根據(jù) 控制信號(hào)DR[2:0]、控制信號(hào)DF[2:0]，輸出所需的延遲輸入信號(hào)DS1、 DS2。信號(hào)調(diào)整單元120根據(jù)延遲輸入信號(hào)DS1、 DS2，產(chǎn)生輸出信號(hào) OUT。輸出信號(hào)OUT則為延遲輸入信號(hào)DS1、 DS2進(jìn)行"與"或者"或"
邏輯運(yùn)算后的結(jié)果。上述電路操作細(xì)節(jié)請(qǐng)參照美國專利第6,424,197號(hào)。 上述圖2A、 2B、 2C所示的延遲控制電路在實(shí)際應(yīng)用時(shí)，若延遲 單元110所輸出的延遲輸入信號(hào)之間的延遲時(shí)間相差太大，則可能造 成輸出信號(hào)OUT錯(cuò)誤的狀況。如圖2D所示其中，輸入信號(hào)INT的 脈沖寬度為W，若其上升沿延遲時(shí)間為DR，下降沿延遲時(shí)間為DF， 則其輸出信號(hào)的波形應(yīng)為輸出信號(hào)0UT1。但由于延遲單元110所對(duì)應(yīng) 輸出的信號(hào)應(yīng)為延遲輸入信號(hào)DS1、 DS2。因此，經(jīng)過信號(hào)調(diào)整單元 120所輸出的信號(hào)波形則可能會(huì)變?yōu)殄e(cuò)誤的輸出信號(hào)OUT2。
而上述圖1與圖2A的延遲單元210、 110通常為多個(gè)延遲器相互 串接而成，每一個(gè)延遲器可能會(huì)因?yàn)閭€(gè)別制程條件有差異，而影響其 延遲時(shí)間。尤其在高頻信號(hào)的微調(diào)中，這種不確定性更可能造成輸出 信號(hào)的錯(cuò)誤。因此，如能改善傳統(tǒng)電路中對(duì)于延遲時(shí)間的控制，將使 得延遲控制電路的輸出更為穩(wěn)定，更適用于高頻率信號(hào)的延遲控制。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的其中一個(gè)目的是提供一種延遲控制電路，其 對(duì)于輸入信號(hào)的延遲控制，可分別調(diào)整其上升沿的延遲時(shí)間及下降沿 的延遲時(shí)間，且適用于較高頻率的輸入信號(hào)。
本發(fā)明的其中一個(gè)目的是提供一種延遲控制電路，其先調(diào)整輸入 信號(hào)的工作周期，再對(duì)其進(jìn)行信號(hào)的延遲。使輸入信號(hào)的上升沿延遲 時(shí)間與下降沿延遲時(shí)間可以分開調(diào)整。
本發(fā)明的其中一個(gè)目的是提供一種延遲控制電路，其利用鎖相回 路產(chǎn)生穩(wěn)定的延遲電壓來調(diào)整壓控延遲器的延遲時(shí)間，使延遲控制電 路產(chǎn)生更穩(wěn)定的輸出電壓，更精確地控制壓控延遲器的延遲時(shí)間。
為達(dá)成上述與其它目的，本發(fā)明提出了一種延遲控制電路，包括 第一延遲單元、信號(hào)調(diào)整單元、選擇器以及第二延遲單元。第一延遲 單元用以延遲輸入信號(hào)，并產(chǎn)生延遲輸入信號(hào)。信號(hào)調(diào)整單元耦接至 第一延遲單元，根據(jù)輸入信號(hào)與延遲輸入信號(hào)，輸出上升沿延遲信號(hào) 與下降沿延遲信號(hào)。選擇器耦接至信號(hào)調(diào)整單元，根據(jù)控制信號(hào)，輸 出上升沿延遲信號(hào)與下降沿延遲信號(hào)中的一個(gè)。第二延遲單元耦接至 選擇器，用以延遲選擇器的輸出，并輸出輸出信號(hào)。
其中，若調(diào)整控制信號(hào)，則選擇器根據(jù)調(diào)整后的控制信號(hào)，切換 并輸出上升沿延遲信號(hào)與下降沿延遲信號(hào)中的一個(gè)。
在本發(fā)明的一個(gè)實(shí)施例中，上述的信號(hào)調(diào)整單元包括與門和或門， 上述的與門耦接于第一延遲單元與選擇器之間，并根據(jù)延遲輸入信號(hào) 與輸入信號(hào)，輸出上升沿延遲信號(hào)至選擇器。上述的或門，耦接至第 一延遲單元與選擇器之間，并根據(jù)延遲輸入信號(hào)與輸入信號(hào)，輸出下 降沿延遲信號(hào)至選擇器。
為達(dá)成上述與其它目的，本發(fā)明提出了一種電壓延遲電路，包括
鎖相回路、延遲單元、大碼單元、小碼單元、N個(gè)與門、信號(hào)調(diào)整單
元以及選擇器。鎖相回路根據(jù)時(shí)脈信號(hào)輸出延遲電壓。延遲單元用以
接收輸入信號(hào)，并根據(jù)延遲電壓輸出N個(gè)延遲輸入信號(hào)，N為正整數(shù)。 大碼單元具有N個(gè)輸出端，用以輸出N個(gè)第一轉(zhuǎn)換信號(hào)，而小碼單元 同樣具有N個(gè)輸出端，用以輸出N個(gè)第二轉(zhuǎn)換信號(hào)。上述的N個(gè)與門， 每一個(gè)與門可具有三個(gè)輸入端，并分別耦接于大碼單元與小碼單元的 輸出端，并根據(jù)延遲輸入信號(hào)、第一轉(zhuǎn)換信號(hào)以及第二轉(zhuǎn)換信號(hào)，輸 出N個(gè)運(yùn)算信號(hào)。
信號(hào)調(diào)整單元耦接至上述N個(gè)與門的輸出端，根據(jù)運(yùn)算信號(hào)輸出 上升沿延遲信號(hào)與下降沿延遲信號(hào)。選擇器耦接至信號(hào)調(diào)整單元，并 根據(jù)控制信號(hào)，輸出上升沿延遲信號(hào)與下降沿延遲信號(hào)中的一個(gè)。其 中，上述的與門、延遲輸入信號(hào)、第一轉(zhuǎn)換信號(hào)、第二轉(zhuǎn)換信號(hào)與運(yùn) 算信號(hào)為一一對(duì)應(yīng)。
在本發(fā)明的一個(gè)實(shí)施例中，上述的信號(hào)調(diào)整單元包括第一與門與 第一或門。第一與門耦接于上述N個(gè)與門與選擇器之間，并根據(jù)運(yùn)算 信號(hào)，輸出上升沿延遲信號(hào)至選擇器。第一或門耦接至上述N個(gè)與門 與選擇器之間，并根據(jù)運(yùn)算信號(hào)，輸出下降沿延遲信號(hào)至該選擇器。
本發(fā)明通過工作周期調(diào)整及延遲調(diào)整兩個(gè)步驟，實(shí)現(xiàn)同時(shí)分開控 制信號(hào)的上升沿的延遲時(shí)間及下降沿的延遲時(shí)間。另外，利用鎖相回 路使得上升沿及下降沿的延遲時(shí)間的調(diào)整更為精準(zhǔn)，而利用小碼單元 及大碼單元來解決傳統(tǒng)上分開控制上升沿及下降沿的延遲時(shí)間所會(huì)發(fā) 生的問題。
為了讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下
文特別舉出較佳實(shí)施例，并配合附圖作詳細(xì)說明如下。


圖1為裉據(jù)傳統(tǒng)技術(shù)的延遲控制電路的電路圖。
圖2A為根據(jù)美國專利第6,424,197號(hào)的延遲控制電路的電路圖。 圖2B為根據(jù)美國專利第6,424,197號(hào)的延遲單元的電路圖。 圖2C為根據(jù)美國專利第6，424，197號(hào)的電路圖。 圖2D為根據(jù)圖2A、 2B、 2C的實(shí)施例的信號(hào)時(shí)序圖。 圖3A為根據(jù)本發(fā)明的一個(gè)實(shí)施例的延遲控制電路的框圖。 圖3B為根據(jù)圖3A的實(shí)施例的信號(hào)時(shí)序圖。 圖4A為根據(jù)本實(shí)施例的延遲控制電路的電路圖。 圖4B為根據(jù)圖4A的信號(hào)時(shí)序圖。 圖5為根據(jù)本發(fā)明另一實(shí)施例的延遲控制電路的電路圖。 圖6為根據(jù)本發(fā)明另一實(shí)施例的延遲控制電路的電路圖。 圖7A為根據(jù)本發(fā)明另一實(shí)施例的延遲控制電路的電路圖。 圖7B為根據(jù)圖7A的實(shí)施例的第一轉(zhuǎn)換信號(hào)與第二轉(zhuǎn)換信號(hào)的輸 出對(duì)照表。
附圖標(biāo)記的說明
dr[2:0]:控制信號(hào)
df[2:0]:控制信號(hào)
DS、 DS1、 DS2:延遲輸入信號(hào)
INT:控制輸入信號(hào)
OUT、 OUT10UT2:輸出信號(hào)
W:輸入信號(hào)INT的脈沖寬度
DR:上升沿延遲時(shí)間
DF:下降沿延遲時(shí)間
DA、 DB:延遲時(shí)間
CS:控制信號(hào)
DRS、 DRSh上升沿延遲信號(hào) DFS、 DFS1:下降沿延遲信號(hào)
tmp:調(diào)整工作周期后的信號(hào) CLK:時(shí)脈信號(hào) DCLK:延遲時(shí)脈信號(hào)
VP:延遲電壓
OSl OS2:運(yùn)算信號(hào)
100、 200、 400:延遲控制電路
500、 600、 700:延遲控制電路
110、 210、 410、 605、 710:延遲單元
210、 410、 440、 605:延遲單元
120、 220、 420、 720:信號(hào)調(diào)整單元
122:比較電路
212、 214:延遲器
222、 422、 791 798、 722:與門
224、 424、 724:或門
230、 430、 530、 535、 618:選擇器
619、 730、 782、 783:選擇器
310:工作周期調(diào)整單元
320:延遲調(diào)整單元
541 54 (N):延遲器
511 51 (M):延遲器
621 626:壓控延遲器
6U 617:壓控延遲器
761 767:壓控延遲器
620:鎖相回路
627:相位偵測(cè)器
628:相位泵
780:大碼單元
781:小碼單元
具體實(shí)施例方式
圖3A為根據(jù)本發(fā)明的一個(gè)實(shí)施例的延遲控制電路的框圖。延遲控
制電路包括工作周期(duty cycle)調(diào)整單元310與延遲調(diào)整單元320。 工作周期調(diào)整單元310可依設(shè)計(jì)需要調(diào)整輸入信號(hào)INT的工作周期， 如加大或是縮小輸入信號(hào)INT的工作周期，然后輸出信號(hào)TMP。而延 遲調(diào)整單元320則負(fù)責(zé)對(duì)信號(hào)TMP進(jìn)行延遲，進(jìn)而形成輸出信號(hào)OUT。 若輸入信號(hào)INT的上升沿延遲時(shí)間與下降沿延遲時(shí)間需要分開調(diào) 整，則輸出信號(hào)OUT可具有以下兩種狀態(tài)(A)上升沿延遲時(shí)間大于 下降沿延遲時(shí)間(DR〉DF);及(B)上升沿延遲時(shí)間小于下降沿延遲 時(shí)間(DR<DF)。以下說明請(qǐng)同時(shí)參照?qǐng)D3A與圖3B，圖3B為根據(jù) 本實(shí)施例的信號(hào)時(shí)序圖。
首先，若要產(chǎn)生(A)狀態(tài)，其信號(hào)波形則如圖3B-(A)所示；由于 當(dāng)延遲調(diào)整單元320對(duì)信號(hào)TMP進(jìn)行延遲時(shí)，通常會(huì)對(duì)信號(hào)TMP的 上升沿與下降沿進(jìn)行相同時(shí)間的延遲。因此，若要產(chǎn)生上升沿延遲時(shí) 間DR大于下降沿延遲時(shí)間DF的輸出信號(hào)OUT,則可先調(diào)整輸入信 號(hào)INT的工作周期。在本實(shí)施例中，則先經(jīng)由工作周期調(diào)整單元310 縮小輸入信號(hào)INT的工作周期，也就是先將輸入信號(hào)INT的上升沿往 后移，如圖3B-(A)中的信號(hào)TMP。因此，當(dāng)信號(hào)TMP的上升沿與下 降沿再受到延遲調(diào)整單元320相同的延遲時(shí)，輸入信號(hào)INT的上升沿 則會(huì)產(chǎn)生較高的延遲(因?yàn)橐由瞎ぷ髦芷趩卧?10將其上升沿向后 移的時(shí)間)。也就是說，輸入信號(hào)OUT的上升沿延遲時(shí)間DR會(huì)大于 下降沿延遲時(shí)間DF，如圖3B-(A)中的輸出信號(hào)OUT所示。
反之，若要產(chǎn)生(B)狀態(tài)，即上升沿延遲時(shí)間DR小于下降沿延 遲時(shí)間DF的輸出信號(hào)OUT。在本實(shí)施例中，則先經(jīng)由工作周期調(diào)整 單元310加大輸入信號(hào)INT的工作周期，也就是先將輸入信號(hào)INT的 下降沿往后移，如圖3B-(B)中的信號(hào)TMP。因此，當(dāng)信號(hào)TMP的上 升沿與下降沿受到相同的延遲時(shí)，輸入信號(hào)INT的下降沿也就相對(duì)會(huì) 產(chǎn)生較多的延遲(因?yàn)橐由瞎ぷ髦芷趩卧?10將其下降沿向后移的 時(shí)間)。也就是說，輸出信號(hào)OUT的上升沿延遲時(shí)間DR會(huì)小于下降 沿延遲吋間DF，如圖3B-(B)中的輸出信號(hào)OUT所示。
接下來進(jìn)一步說明本實(shí)施例的電路架構(gòu)，圖4A為根據(jù)本實(shí)施例的 延遲控制電路的電路圖。以下說明請(qǐng)同時(shí)參照?qǐng)D3A，延遲控制電路400 包括工作周期調(diào)整單元310與延遲調(diào)整單元320。工作周期調(diào)整單元
310包括延遲單元410、信號(hào)調(diào)整單元420與選擇器430 (多工器)，而 延遲調(diào)整單元320則由延遲單元440構(gòu)成。其中，信號(hào)調(diào)整單元420 則可由與門422與或門424構(gòu)成。與門422與或門424則分別耦接于 延遲單元410與選擇器430之間，延遲單元440耦接于選擇器430的 輸出。在本實(shí)施例中，延遲單元410的延遲時(shí)間為DA，而延遲單元 440的延遲時(shí)間為DB，其時(shí)間長短可依設(shè)計(jì)需求而定。
在工作周期調(diào)整單元310中，延遲單元410用以延遲上述的輸入 信號(hào)INT，并產(chǎn)生延遲輸入信號(hào)DS。輸入信號(hào)INT與延遲輸入信號(hào) DS經(jīng)由與門422，輸出上升沿延遲信號(hào)DRS。輸入信號(hào)INT與延遲輸 入信號(hào)DS經(jīng)由或門424，輸出下降沿延遲信號(hào)DFS。選擇器430根據(jù) 控制信號(hào)CS，輸出上述的上升沿延遲信號(hào)DRS與下降沿延遲信號(hào)DFS 中的一個(gè)。因此，工作周期調(diào)整單元310所輸出的信號(hào)TMP即為上升 沿延遲信號(hào)DRS與下降沿延遲信號(hào)DFS中的一個(gè)。然后，信號(hào)TMP 再經(jīng)由延遲調(diào)整單元320中的延遲單元440作適當(dāng)?shù)难舆t后，即產(chǎn)生 所需的輸出信號(hào)OUT。其中，若輸出上升沿延遲信號(hào)DRS，則輸出信 號(hào)OUT的上升沿延遲時(shí)間大于下降沿延遲時(shí)間。若輸出下降沿延遲信 號(hào)DFS，則輸出信號(hào)OUT的下降沿延遲時(shí)間大于上升沿延遲時(shí)間
在本實(shí)施例中，控制信號(hào)CS可利用其邏輯電壓位準(zhǔn)(邏輯1或邏 輯0)來控制選擇器430的輸出。例如控制信號(hào)CS為邏輯O時(shí)，選擇 器430輸出上述的上升沿延遲信號(hào)DRS。當(dāng)控制信號(hào)CS為邏輯1時(shí)， 選擇器430輸出上述的下降沿延遲信號(hào)DFS。當(dāng)然，在本發(fā)明的另一 實(shí)施例中，反之亦可。
接下來，以圖4B說明本實(shí)施例的信號(hào)時(shí)序關(guān)系。圖4B為根據(jù)圖 4A的信號(hào)時(shí)序圖。以下說明請(qǐng)同時(shí)參照?qǐng)D4A與圖4B。
首先，輸入信號(hào)INT經(jīng)由延遲單元410延遲后，產(chǎn)生延遲輸入信 號(hào)DS。延遲輸入信號(hào)DS與輸入信號(hào)相差的時(shí)序?yàn)檠舆t時(shí)間DA。然 后，與門422根據(jù)延遲輸入信號(hào)DS與輸入信號(hào)INT，產(chǎn)生上升沿延遲 信號(hào)DRS，如圖4B-(A)所示?；蜷T424根據(jù)延遲輸入信號(hào)DS與輸入 信號(hào)INT，產(chǎn)生下降沿延遲信號(hào)DFS，如圖4B-(B)所示。上升沿延遲 信號(hào)DRS調(diào)整輸入信號(hào)INT的工作周期，使其上升沿向后移，而下降 沿延遲信號(hào)DFS調(diào)整輸入信號(hào)INT的工作周期，使其下降沿向后移。
選擇器430則根據(jù)控制信號(hào)CS,輸出相對(duì)應(yīng)的信號(hào)TMP。然后，經(jīng)由 延遲單元440進(jìn)行延遲后，其延遲時(shí)間為DA，產(chǎn)生輸出信號(hào)OUT。
在本實(shí)施例中，若要產(chǎn)生上升沿延遲時(shí)間DR大于下降沿延遲時(shí) 間DF的輸出信號(hào)OUT，則令控制信號(hào)CS為邏輯O，選擇器430輸出 上述的上升沿延遲信號(hào)DRS。若要產(chǎn)生上升沿延遲時(shí)間DR小于下降 沿延遲時(shí)間DF的輸出信號(hào)OUT，則令控制信號(hào)CS為邏輯1，選擇器 430輸出上述的下降沿延遲信號(hào)DFS。
因此，當(dāng)控制信號(hào)CS為邏輯O時(shí)，輸出信號(hào)OUT的上升沿延遲 時(shí)間DR為延遲時(shí)間DA加上延遲時(shí)間DB，而下降沿延遲時(shí)間DF則 為延遲時(shí)間DB，如圖4B-(A)所示。當(dāng)控制信號(hào)為邏輯l時(shí)，輸出信號(hào) OUT的上升沿延遲時(shí)間DR為延遲時(shí)間DB，而下降沿延遲時(shí)間DF則 為延遲時(shí)間DA加上延遲時(shí)間DB，如圖4B-(B)所示。
圖5為根據(jù)本發(fā)明另一實(shí)施例的延遲控制電路的電路圖。圖5與 圖4A主要的不同在于延遲單元410、 440。延遲單元410中包括延遲 器511 51(M)與選擇器530(在本實(shí)施例中可為多工器)，延遲器511 51(M)相互串接并逐級(jí)延遲輸入信號(hào)INT。其中，延遲器511 51(M)可 依照設(shè)計(jì)需求設(shè)定不同的延遲時(shí)間。輸入信號(hào)INT與每個(gè)延遲器511 51(M)的輸出端皆耦接至選擇器530。因此，選擇器530可依設(shè)計(jì)需求， 選擇相對(duì)應(yīng)的信號(hào)作為延遲輸入信號(hào)DS。而延遲輸入信號(hào)DS的延遲 時(shí)間則視選擇器530的選擇而定。
延遲單元440包括延遲器541 54(N)與選擇器535，延遲器541 54(N)逐級(jí)延遲選擇器430所輸出的信號(hào)TMP，然后經(jīng)由選擇器535選 擇并產(chǎn)生輸出信號(hào)OUT。延遲單元440與延遲單元410的不同主要在 于延遲器的數(shù)量不同，其余電路工作原理類似，在本技術(shù)領(lǐng)域具有通 常知識(shí)者，經(jīng)由本發(fā)明的公開應(yīng)可輕易推知，在此不加累述。
圖6為根據(jù)本發(fā)明另一實(shí)施例的延遲控制電路的電路圖。延遲控 制電路600包括延遲單元605、信號(hào)調(diào)整單元420以及選擇器430。延 遲單元605包括鎖相回路620、多個(gè)壓控延遲器(簡稱VCD) 611 617 以及選擇器618、 619。信號(hào)調(diào)整單元420以及選擇器430的電路工作 原理則與圖5實(shí)施例類似，在此不加累述。
鎖相回路620包括相位偵測(cè)器627、電荷泵628與多個(gè)壓控延遲器
(簡稱VCD) 621 626。相位偵測(cè)器627根據(jù)時(shí)脈信號(hào)CLK與延遲時(shí) 脈信號(hào)DCLK的相位比較結(jié)果，控制電荷泵628所產(chǎn)生的延遲電壓VP。 壓控延遲器621 626可根據(jù)延遲電壓VP調(diào)整個(gè)別的延遲時(shí)間。經(jīng)由 相位偵測(cè)器627所設(shè)定的相位相差值，可以產(chǎn)生穩(wěn)定的延遲電壓VP。 每個(gè)壓控延遲器621 626根據(jù)延遲電壓VP，產(chǎn)生相同且穩(wěn)定的延遲 時(shí)間。例如，若相位偵測(cè)器627設(shè)定相位差所對(duì)應(yīng)的時(shí)間為6.6ns，則 每個(gè)壓控延遲器621 626的延遲時(shí)間為l.lns (6.6ns除以壓控延遲器 621 626的個(gè)數(shù))。
延遲單元605利用延遲電壓VP來控制壓控延遲器611 617個(gè)別 的延遲時(shí)間，并逐級(jí)延遲上述延遲器611所接收的輸入信號(hào)INT，每 個(gè)延遲器611 617的輸出端則對(duì)應(yīng)輸出不同延遲時(shí)間的延遲輸入信 號(hào)。選擇器618根據(jù)控制信號(hào)DR[2:0]、 DF[2:0]，從延遲器611 617 的輸出端，選擇延遲輸入信號(hào)DS1、 DS2至信號(hào)處理單元420。因此， 例如圖5實(shí)施例中的延遲單元440的延遲功能可以直接整合至延遲單 元605之中。利用延遲輸入信號(hào)DS1、 DS2的組合，即可對(duì)應(yīng)輸出不 同上升沿延遲時(shí)間或下降沿延遲時(shí)間的輸出信號(hào)OUT。例如，若延遲 輸入信號(hào)DS1的延遲時(shí)間為(DA+DB)，延遲輸入信號(hào)DS2的延遲時(shí)間 為DB，則即可產(chǎn)生與圖4A實(shí)施例相同的輸出信號(hào)OUT。
延遲輸入信號(hào)DS1 、DS2經(jīng)由與門422輸出上升沿延遲信號(hào)DRS1 ， 經(jīng)由或門424輸出下降沿延遲信號(hào)DFS1。由于延遲輸入信號(hào)DS1、DS2 皆為延遲過的輸入信號(hào)INT。因此，與輸入信號(hào)INT相比較，不論是 上升沿延遲信號(hào)DRS1或下降沿延遲信號(hào)DFS1，皆至少具有延遲時(shí)間 DB。也就是說，圖6中的延遲單元605具有圖4中延遲單元410與延 遲單元440的效果。因此，圖6實(shí)施例的延遲控制電路具有簡化電路 架構(gòu)、降低成本、以及使延遲時(shí)間更為準(zhǔn)確的效果。圖6實(shí)施例的延 遲控制電路的其余操作細(xì)節(jié)請(qǐng)參照?qǐng)D4A實(shí)施例的說明，在此不加累 述。
圖7A為根據(jù)本發(fā)明另一實(shí)施例的延遲控制電路的電路圖。延遲控 制電路700包括鎖相回路620、延遲單元710、與門791 798、信號(hào)調(diào) 整單元720、大碼單元780、小碼單元781以及選擇器730、 782、 783。 鎖相回路620根據(jù)時(shí)脈信號(hào)CLK輸出延遲電壓VP，延遲單元710用
以接收輸入信號(hào)INT，并根據(jù)該延遲電壓VP輸出N個(gè)延遲輸入信號(hào)， 壓控延遲器的個(gè)數(shù)可依所需的延遲時(shí)間而決定。在本實(shí)施例中N等于 8。延遲單元710輸出8個(gè)延遲輸入信號(hào)，其中之一包括輸入信號(hào)INT。
大碼單元780與小碼單元781分別具有8個(gè)輸出端，各自的輸出 相對(duì)應(yīng)于與門791 798，在本實(shí)施例中則令大碼單元780所輸出的信 號(hào)為第一轉(zhuǎn)換信號(hào)，而小碼單元781所輸出信號(hào)為第二轉(zhuǎn)換信號(hào)。第 一轉(zhuǎn)換信號(hào)與第二轉(zhuǎn)換信號(hào)的邏輯電位則依照控制信號(hào)CS、 DR[2:0]、 DF[2:0]而改變。每個(gè)與門791 798皆對(duì)應(yīng)于一個(gè)第一轉(zhuǎn)換信號(hào)、 一個(gè) 第二轉(zhuǎn)換信號(hào)以及一個(gè)延遲輸入信號(hào)，其中與門791所對(duì)應(yīng)到的延遲 輸入信號(hào)等于輸入信號(hào)INT，如圖7A所示，與門791其中一個(gè)輸入端 直接耦接至輸入信號(hào)INT。
換句話說，與門791 798皆受到大碼單元780與小碼單元781所 控制。以與門791為例，僅當(dāng)相對(duì)應(yīng)的第一轉(zhuǎn)換信號(hào)與第二轉(zhuǎn)換信號(hào) 皆為邏輯高電位時(shí)，與門791才可以輸出與輸入信號(hào)INT相同的信號(hào)。 反之，則輸出邏輯低電位。以與門792為例，僅當(dāng)相對(duì)應(yīng)的第一轉(zhuǎn)換 信號(hào)與第二轉(zhuǎn)換信號(hào)皆為邏輯高電位時(shí)，與門792才可以輸出與壓控 延遲器761相同的輸出信號(hào)。其余類推，不加累述。根據(jù)輸入信號(hào)INT、 壓控延遲器761 767的輸出、第一轉(zhuǎn)換信號(hào)與第二轉(zhuǎn)換信號(hào)，與門 791 798輸出運(yùn)算信號(hào)OSl OS8。
信號(hào)調(diào)整單元720耦接至與門791 798的輸出端，根據(jù)運(yùn)算信號(hào) OS1 OS8，輸出上升沿延遲信號(hào)DRS與下降沿延遲信號(hào)DFS至選擇 器730。選擇器730根據(jù)控制信號(hào)CS，輸出上升沿延遲信號(hào)DRS與下 降沿延遲信號(hào)DFS中的一個(gè)。其中，上升沿延遲信號(hào)DRS是經(jīng)由與門 722對(duì)運(yùn)算信號(hào)OSl OS2作"與"邏輯運(yùn)算后而得。而下降沿延遲信 號(hào)DFS是經(jīng)由或門724對(duì)運(yùn)算信號(hào)OSl OS2作"或"邏輯運(yùn)算后而 得。
換句話說，只要調(diào)整控制信號(hào)CS、 DR[2:0]、 DF[2:0]，即可調(diào)整 大碼單元780與小碼單元781的輸出，進(jìn)而調(diào)整與門791 798的輸出。 輸出信號(hào)OUT的上升沿延遲時(shí)間與下降沿延遲時(shí)間也會(huì)隨之改變。
大碼單元780與小碼單元781的輸出請(qǐng)參照?qǐng)D7B,圖7B為根據(jù) 本實(shí)施例的第一轉(zhuǎn)換信號(hào)與第二轉(zhuǎn)換信號(hào)的輸出對(duì)照表。大碼單元780
耦接于選擇器782，小碼單元781耦接于選擇器783，選擇器782、 783 根據(jù)所對(duì)應(yīng)的控制信號(hào)DR[2力]、DF[2:0]調(diào)整第一轉(zhuǎn)換信號(hào)與第二轉(zhuǎn)換 信號(hào)。如圖7B所示，在本實(shí)施例中，控制信號(hào)DR[2:0]、 DF[2:0]為3 位的數(shù)字信號(hào)，大碼單元780與小碼單元781所對(duì)應(yīng)的控制信號(hào) DR[2:0]、 DF[2:0]則由控制信號(hào)CS所決定。例如，當(dāng)控制信號(hào)CS為 邏輯1吋，大碼單元780接收控制信號(hào)DF[2:0]，而小碼單元781接收 控制信號(hào)DR[2:0]。反之，當(dāng)控制信號(hào)CS為邏輯0時(shí)，大碼單元780 接收控制信號(hào)DR[2:0]，而小碼單元781接收控制信號(hào)DF[2力]。
大碼單元780所輸出的第一轉(zhuǎn)換信號(hào)與控制信號(hào)DR[2:0]、DF[2:0] 的對(duì)應(yīng)關(guān)系則如圖7B-(A)所示。第一轉(zhuǎn)換信號(hào)共有8組(0 7)，分別 對(duì)應(yīng)于與門791 798。同樣，小碼單元781所輸出的第二轉(zhuǎn)換信號(hào)與 控制信號(hào)DR[2:0]、 DF[2:0]的對(duì)應(yīng)關(guān)系則如圖7B-(B)所示。第二轉(zhuǎn)換 信號(hào)共有8組(0 7)，分別對(duì)應(yīng)于與門791 798。因此，只需調(diào)整控 制信號(hào)DR[2:0]、 DF[2:0]，即可調(diào)整與門791 798的輸出，進(jìn)而輸出 相對(duì)應(yīng)的輸出信號(hào)OUT。
綜上所述，本發(fā)明通過工作周期調(diào)整及延遲調(diào)整兩個(gè)步驟，實(shí)現(xiàn) 同時(shí)分開控制信號(hào)的上升沿的延遲時(shí)間及下降沿的延遲時(shí)間。另外， 利用鎖相回路使得上升沿的延遲時(shí)間及下降沿的延遲時(shí)間的調(diào)整更為 精準(zhǔn)，而利用小碼單元及大碼單元來解決傳統(tǒng)上分開控制上升沿及下 降沿的延遲時(shí)間所會(huì)發(fā)生的問題。
雖然本發(fā)明已經(jīng)以較佳實(shí)施例公開如上，然而其并非用以限定本 發(fā)明，任何熟悉此領(lǐng)域者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作 些許的更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求范圍 所界定者為準(zhǔn)。
權(quán)利要求
1.一種延遲控制電路，包括第一延遲單元，用以延遲輸入信號(hào)，并產(chǎn)生延遲輸入信號(hào)；信號(hào)調(diào)整單元，其耦接至該第一延遲單元，根據(jù)該輸入信號(hào)與該延遲輸入信號(hào)，輸出上升沿延遲信號(hào)與下降沿延遲信號(hào)；選擇器，其耦接至該信號(hào)調(diào)整單元，根據(jù)控制信號(hào)，輸出該上升沿延遲信號(hào)與該下降沿延遲信號(hào)中的一個(gè)；以及第二延遲單元，其耦接至該選擇器，用以延遲該選擇器的輸出，并輸出輸出信號(hào)；其中，如果調(diào)整該控制信號(hào)，則該選擇器根據(jù)調(diào)整后的該控制信號(hào)，切換并輸出該上升沿延遲信號(hào)與該下降沿延遲信號(hào)中的一個(gè)。
2. 如權(quán)利要求1所述的延遲控制電路，其中該第一延遲單元包括 多個(gè)延遲器，該些延遲器相互串接，用以接收并逐級(jí)延遲該輸入信號(hào)；以及第一選擇器，其耦接至該些延遲器的輸出端，用以選擇該些延遲 器其中之一的輸出，并輸出該延遲輸入信號(hào)。
3. 如權(quán)利要求2所述的延遲控制電路，其中該第一選擇器包括多 工器。
4. 如權(quán)利要求1所述的延遲控制電路，其中該信號(hào)調(diào)整單元包括 與門，其耦接于該第一延遲單元及該選擇器，并根據(jù)該延遲輸入信號(hào)與該輸入信號(hào)，輸出該上升沿延遲信號(hào)至該選擇器；以及或門，其耦接至該第一延遲單元及該選擇器，并根據(jù)該延遲輸入 信號(hào)與該輸入信號(hào)，輸出該下降沿延遲信號(hào)至該選擇器。
5. 如權(quán)利要求1所述的延遲控制電路，其中該第二延遲單元包括: 多個(gè)延遲器，該些延遲器相互串接，用以接收并逐級(jí)延遲該選擇器的輸出；以及第二選擇器，其耦接至該些延遲器的輸出端，用以選擇該些延遲器其中之一的輸出，并輸出該輸出信號(hào)。
6. 如權(quán)利要求4所述的延遲控制電路，其中該第二選擇器包括多 工器。
7. 如權(quán)利要求1所述的延遲控制電路，其中該選擇器包括多工器。
8. —種延遲控制電路，包括延遲單元，其具有鎖相回路，該鎖相回路輸出延遲電壓，該延遲 單元根據(jù)該延遲電壓，延遲輸入信號(hào)，并產(chǎn)生第一延遲輸入信號(hào)與第 二延遲輸入信號(hào)；信號(hào)調(diào)整單元，其耦接至該延遲單元，并根據(jù)該第一延遲輸入信 號(hào)與該第二延遲輸入信號(hào)，輸出上升沿延遲信號(hào)與下降沿延遲信號(hào)； 以及選擇器，其耦接至該信號(hào)調(diào)整單元，根據(jù)控制信號(hào)，輸出該上升 沿延遲信號(hào)與該下降沿延遲信號(hào)中的一個(gè)；其中，該第一延遲輸入信號(hào)的延遲時(shí)間大于該第二延遲輸入信號(hào) 的延遲吋間。
9. 如權(quán)利要求8所述的延遲控制電路，其中該鎖相回路根據(jù)時(shí)脈 信號(hào)，輸出該延遲電壓，并且該延遲單元包括多個(gè)壓控延遲器，該些壓控延遲器相互串接，用以接收并逐級(jí)延 遲該輸入信號(hào)，并根據(jù)該延遲電壓，調(diào)整該些壓控延遲器中的每個(gè)的 延遲時(shí)間；第一選擇器，其耦接至該些壓控延遲器的輸出端，用以選擇該些 壓控延遲器其中之一的輸出，并根據(jù)第一控制信號(hào)，輸出該第一延遲 輸入信號(hào)；以及第二選擇器，其耦接至該些壓控延遲器的輸出端，用以選擇該些 壓控延遲器其中之一的輸出，并根據(jù)第二控制信號(hào)，輸出該第二延遲 輸入信號(hào)。
10. 如權(quán)利要求9所述的延遲控制電路，其中該鎖相回路包括 多個(gè)第一壓控延遲器，該些第一壓控延遲器相互串接，用以接收并逐步延遲該時(shí)脈信號(hào)，并于該些第一壓控延遲器的最后一級(jí)輸出延 遲時(shí)脈信號(hào)；相位偵測(cè)器，根據(jù)該時(shí)脈信號(hào)與該延遲時(shí)脈信號(hào)，輸出電壓調(diào)整 信號(hào)；以及電荷泵，其耦接于該相位偵測(cè)器與該些第一壓控延遲器之間，根 據(jù)該電壓調(diào)整信號(hào)，輸出該延遲電壓；其中，該些第一壓控延遲器根據(jù)該延遲電壓，調(diào)整該延遲時(shí)脈信 號(hào)的延遲時(shí)間。
11. 如權(quán)利要求9所述的延遲控制電路，其中該選擇器、該第一選 擇器與該第二選擇器都包括多工器。
12. 如權(quán)利要求8所述的延遲控制電路，其中該信號(hào)調(diào)整單元包括與門，其耦接于該延遲單元與該選擇器，并根據(jù)該第一延遲輸入 信號(hào)與該第二延遲輸入信號(hào)，輸出該上升沿延遲信號(hào)至該選擇器；以 及或門，其耦接于該延遲單元與該選擇器，并根據(jù)該第一延遲輸入 信號(hào)與該第二延遲輸入信號(hào)，輸出該下降沿延遲信號(hào)至該選擇器。
13. —種電壓延遲電路，包括 鎖相回路，其根據(jù)時(shí)脈信號(hào)，輸出延遲電壓；延遲單元，用以接收輸入信號(hào)，并根據(jù)該延遲電壓，輸出N個(gè)延 遲輸入信號(hào)，N為正整數(shù)；大碼單元，其具有N個(gè)輸出端，用以輸出N個(gè)第一轉(zhuǎn)換信號(hào)； 小碼單元，其具有N個(gè)輸出端，用以輸出N個(gè)第二轉(zhuǎn)換信號(hào)；以及N個(gè)與門，其中，該些與門中的每個(gè)接收相對(duì)應(yīng)的該些延遲輸入 信號(hào)、該些第一轉(zhuǎn)換信號(hào)以及該些第二轉(zhuǎn)換信號(hào)，并輸出運(yùn)算信號(hào)； 信號(hào)調(diào)整單元，其耦接至該些與門的輸出端，根據(jù)該些運(yùn)算信號(hào)，輸出上升沿延遲信號(hào)與下降沿延遲信號(hào)；以及選擇器，其耦接至該信號(hào)調(diào)整單元，根據(jù)控制信號(hào)，輸出該上升 沿延遲信號(hào)與該下降沿延遲信號(hào)中的一個(gè)。
14. 如權(quán)利要求13所述的電壓延遲電路，其中該鎖相回路包括 多個(gè)第一壓控延遲器，該些第一壓控延遲器相互串接，用以接收并逐步延遲該時(shí)脈信號(hào)，并于該些第一壓控延遲器的最后一級(jí)輸出延 遲時(shí)脈信號(hào)；相位偵測(cè)器，其根據(jù)該時(shí)脈信號(hào)與該延遲時(shí)脈信號(hào)，輸出電壓調(diào) 整信號(hào)；以及電荷泵，其耦接于該相位偵測(cè)器與該些第一壓控延遲器之間，根 據(jù)該電壓調(diào)整信號(hào)，輸出該延遲電壓；其中，該些第一壓控延遲器根據(jù)該延遲電壓，調(diào)整該延遲時(shí)脈信 號(hào)的延遲時(shí)間。
15. 如權(quán)利要求13所述的電壓延遲電路，其中該延遲單元包括 (N-l)個(gè)壓控延遲器，該延遲單元根據(jù)該延遲電壓，調(diào)整該些壓控延遲器中的每個(gè)的延遲時(shí)間，并且該些壓控延遲器相互串接，用以接 收并逐級(jí)延遲該輸入信號(hào)，該延遲單元根據(jù)該輸入信號(hào)與該些壓控延 遲器的輸出，輸出該些延遲輸入信號(hào)，并且該些延遲輸入信號(hào)的其中 之一為該輸入信號(hào)。
16. 如權(quán)利要求13所述的電壓延遲電路，其中該信號(hào)調(diào)整單元包括第一與門，其耦接于該些與門與該選擇器之間，并根據(jù)該些運(yùn)算信號(hào)，輸出該上升沿延遲信號(hào)至該選擇器；以及第一或門，其耦接至該些與門與該選擇器之間，并根據(jù)該些運(yùn)算 信號(hào)，輸出該下降沿延遲信號(hào)至該選擇器。
17. 如權(quán)利要求13所述的電壓延遲電路，其中包括 第一選擇器，其耦接至第一控制信號(hào)與第二控制信號(hào)，并根據(jù)該 控制信號(hào)，輸出該第一控制信號(hào)與該第二控制信號(hào)中的一個(gè)至該小碼 單元；以及第二選擇器，其耦接至該第一控制信號(hào)與該第二控制信號(hào)，并根 據(jù)該控制信號(hào)，輸出該第一控制信號(hào)與該第二控制信號(hào)中的一個(gè)至該 大碼單元；其中，該小碼單元根據(jù)該第一選擇器的輸出，輸出該些第一轉(zhuǎn)換 信號(hào)，該大碼單元根據(jù)該第二選擇器的輸出，輸出該些第二轉(zhuǎn)換信號(hào)。
18.如權(quán)利要求17所述的電壓延遲電路，其中該選擇器、該第一 選擇器以及該第二選擇器包括多工器。
全文摘要
一種延遲控制電路，包括第一延遲單元、信號(hào)調(diào)整單元、選擇器以及第二延遲單元。第一延遲單元用以延遲輸入信號(hào)，并產(chǎn)生延遲輸入信號(hào)。信號(hào)調(diào)整單元耦接至第一延遲單元，根據(jù)輸入信號(hào)與延遲輸入信號(hào)，輸出上升沿延遲信號(hào)與下降沿延遲信號(hào)。選擇器耦接至信號(hào)調(diào)整單元，根據(jù)控制信號(hào)，輸出上升沿延遲信號(hào)與下降沿延遲信號(hào)中的一個(gè)。第二延遲單元耦接至選擇器，用以延遲選擇器的輸出，并輸出輸出信號(hào)。
文檔編號(hào)H03K5/14GK101110582SQ200610106289
公開日2008年1月23日 申請(qǐng)日期2006年7月17日 優(yōu)先權(quán)日2006年7月17日
發(fā)明者李有山, 王經(jīng)楷, 連云瑛 申請(qǐng)人:凌陽科技股份有限公司