專利名稱：一種突波分離電路的制作方法
技術領域：
本發(fā)明涉及一種信號處理電路，尤其涉及一種在任何時刻都能分離突波的突波分離電路。
背景技術：
在集成電路(IC，Integrated Circuit)的設計中，通常會出現(xiàn)一些無法預見的突波(glitch)通過所設計的電路，因而導致電路出現(xiàn)錯誤的邏輯輸出，尤其是從集成電路外部輸入的信號(例如一些控制信號)出現(xiàn)突波時，更是如此。因此，怎樣在所設計的電路中消除突波，使電路能夠有正確的邏輯輸出，則是一個很重要的課題。
一種已知技術是采用內部時鐘信號來同步外部信號，以避免由于外部信號出現(xiàn)突波，而導致所設計的電路出現(xiàn)錯誤的邏輯輸出，然而這種已知技術存在著以下缺點芯片控制邏輯紊亂；影響芯片性能的穩(wěn)定性；以及當突波出現(xiàn)在內部時鐘信號的邊緣時，仍然會導致所設計電路出現(xiàn)錯誤的邏輯輸出；如圖1所示。
圖1為已知技術的內部時鐘信號、外部信號與同步輸出信號的時序圖，圖1顯示出外部信號在內部時鐘信號的上升沿出現(xiàn)突波(如102所示)時，經由內部時鐘信號將外部信號同步后而產生的同步輸出信號仍然無法消除此突波，并且還會將此突波放大(如104所示)。
另外，還有一種已知技術，就是美國專利號US20030091135所公開的數(shù)字濾波器，此數(shù)字濾波器用于接收帶有突波的數(shù)字輸入信號，此數(shù)字濾波器包括延時線，是用于將數(shù)字輸入信號做時間延遲以產生延遲數(shù)字輸入信號；上升沿檢測器，是用于使所述延遲數(shù)字輸入信號產生上升沿標識信號；下降沿檢測器，是用于使所述延遲數(shù)字輸入信號產生下降沿標識信號；第一混合裝置，是用于產生上升沿濾波標識信號與數(shù)字輸入信號的混合信號；第二混合裝置，是用于產生下降沿濾波標識信號與數(shù)字輸入信號的混合信號；第三混合裝置，是用于接收第一混合裝置與第二混合裝置所輸出的混合信號，以產生在時鐘信號的上升沿和下降沿無突波的數(shù)字輸出信號，從而使數(shù)字濾波器能夠輸出無突波的數(shù)字輸出信號。
此數(shù)字濾波器雖然克服了采用內部時鐘信號來同步外部信號所引起的3項缺點，但是此數(shù)字濾波器也仍然存有缺點，就是其無法濾除周期大于延遲數(shù)字輸入信號的突波。

發(fā)明內容
本發(fā)明的目的就是提供一種突波分離電路，使得在任何時刻都能將突波進行分離。
基于上述內容與其他目的，本發(fā)明提出一種突波分離電路，此突波分離電路包括邊緣信號產生裝置、或門、與門、選擇裝置、第一觸發(fā)器與第二觸發(fā)器。其中，邊緣信號產生裝置由輸入信號、第一時鐘信號與第二時鐘信號產生上升沿信號與下降沿信號，并且上升沿信號是在第一時鐘信號的第一狀態(tài)時拴鎖輸入信號所獲得，而下降沿信號是在第二時鐘信號的第一狀態(tài)時拴鎖輸入信號所獲得，并且第二時鐘信號為第一時鐘信號的反相信號。
或門的輸入為上升沿信號與下降沿信號，而或門的輸出為或邏輯信號。與門的輸入為上升沿信號與下降沿信號，而與門的輸出為與邏輯信號。選擇裝置接收或邏輯信號和與邏輯信號，并且依據選擇信號輸出或邏輯信號或與邏輯信號。第一觸發(fā)器由第三時鐘信號與選擇裝置的輸出而產生選擇信號，其中選擇信號是在第三時鐘信號的第一狀態(tài)時拴鎖選擇裝置的輸出所獲得，而第三時鐘信號是將第二時鐘信號做時間延遲而產生的信號。第二觸發(fā)器由第一時鐘信號與選擇裝置的輸出而產生突波分離輸出信號，突波分離輸出信號是在第一時鐘信號的第一狀態(tài)時拴鎖選擇裝置的輸出所獲得。
本發(fā)明就是采用集成電路內部的時鐘信號，在時鐘信號的邊緣處，將出現(xiàn)在輸入信號上的突波進行分離，本發(fā)明的突波分離電路包括邊緣信號產生裝置、或門、與門、選擇裝置、第一觸發(fā)器與第二觸發(fā)器。利用上述各元件特定的連接關系和功能，本發(fā)明可以通過濾除周期相當于內部時鐘信號一半的突波，而使得無論外部輸入信號是在內部時鐘信號的上升沿還是在下降沿出現(xiàn)突波，突波分離輸出信號output都不會出現(xiàn)任何突波，從而克服現(xiàn)有技術存在的缺點。
為了讓本發(fā)明的上述內容和其他目的、特征與優(yōu)點更能明顯易懂，下面給出一個實施例，并結合附圖，作詳細說明如下。


圖1是已知技術的內部時鐘信號、外部輸入信號與同步輸出信號的時序圖；圖2是根據本發(fā)明實施例所述的突波分離電路示意圖；圖3、圖4、圖5與圖6是根據本發(fā)明實施例所述的突波分離電路中各個信號的時序圖。
具體實施例方式
如圖2所示，為突波分離電路的示意圖，由邊緣信號產生裝置210、或門220、與門230、選擇裝置240、第一觸發(fā)器250與第二觸發(fā)器260組成。其中，邊緣信號產生裝置210依據輸入信號input、第一時鐘信號clk1與第二時鐘信號clk2而產生上升沿信號rs與下降沿信號fs，并且上升沿信號rs是在第一時鐘信號clk1的第一狀態(tài)(在此實施例為第一時鐘信號clk1的正沿端，以下用正沿端表示第一狀態(tài))時拴鎖輸入信號input所獲得，而下降沿信號fs是在第二時鐘信號clk2的正沿端時拴鎖輸入信號input所獲得，其中第二時鐘信號clk2為第一時鐘信號clk1的反相信號。
或門220的輸入為上升沿信號rs與下降沿信號fs，而或門220的輸出為或邏輯信號os。與門230的輸入為上升沿信號rs與下降沿信號fs，而與門230的輸出為與邏輯信號as。選擇裝置240接收或邏輯信號os和與邏輯信號as，并且依據選擇信號cs輸出或邏輯信號os或與邏輯信號as。第一觸發(fā)器250依據第三時鐘信號clk3與選擇裝置240的輸出es而產生選擇信號cs，選擇信號cs是在第三時鐘信號clk3的正沿端時拴鎖選擇裝置240的輸出es而獲得，其中第三時鐘信號clk3是將第二時鐘信號clk2做時間延遲而產生的信號。第二觸發(fā)器260依據第一時鐘信號clk1與選擇裝置240的輸出es而產生突波分離輸出信號output，突波分離輸出信號output是在第一時鐘信號clk1的正沿端時拴鎖選擇裝置240的輸出es所獲得。
圖2中的邊緣信號產生裝置210包括第一D型觸發(fā)器211與第二D型觸發(fā)器212。其中，第一D型觸發(fā)器211的輸入端接收輸入信號input，而第一D型觸發(fā)器211的時鐘輸入端接收第一時鐘信號clk1，第一D型觸發(fā)器211的輸出端輸出上升沿信號rs。第二D型觸發(fā)器212的輸入端接收輸入信號input，而第二D型觸發(fā)器212的時鐘輸入端接收第二時鐘信號clk2，第二D型觸發(fā)器212的輸出端輸出下降沿信號fs。
除此之外，圖2中的選擇裝置240可以采用二選一多任務器，而第一觸發(fā)器250與第二觸發(fā)器260可以采用D型觸發(fā)器。在其他的實施例中，突波分離電路還包括反相裝置270與延遲裝置280，其中反相裝置270是將第一時鐘信號clk1反相而產生第二時鐘信號clk2，而延遲裝置280是將第二時鐘信號clk2做時間延遲而產生第三時鐘信號clk3。
圖3為突波分離電路中各個信號的時序圖。在此實施例中，當選擇信號cs＝0時，選擇裝置240的輸出es為與邏輯信號as；當選擇信號cs＝1時，選擇裝置240的輸出es為或邏輯信號os。
如圖3所示，當input為常態(tài)高電位(normal high)，即常態(tài)邏輯1時，在正常情況下，上升沿信號rs＝1、下降沿信號fs＝1、或邏輯信號os＝1、與邏輯信號as＝1、選擇裝置240的輸出es＝1、選擇信號cs＝1、以及突波分離輸出信號output＝1。
如果在第一時鐘信號clk1的上升沿時，輸入信號input中出現(xiàn)一為0的突波(如圖3的302所示)，則上升沿信號rs＝0、下降沿信號fs＝1，或邏輯信號os＝1，與邏輯信號as＝0，此時，由于選擇信號cs＝1，則選擇裝置240的輸出es＝或邏輯信號os＝1，在突波之后的下一個下降沿來到之后，當?shù)谝挥|發(fā)器250依據第三時鐘信號clk3觸發(fā)時，選擇信號cs＝選擇裝置240的輸出es＝0，此時，選擇裝置240的輸出es＝與邏輯信號as＝0，而在突波之后的下一個上升沿來到之后，當?shù)诙|發(fā)器260依據第一時鐘信號clk1觸發(fā)時，突波分離輸出信號output＝選擇裝置240的輸出es＝1。
圖4、圖5與圖6同樣也是突波分離電路的各信號的時序圖。在此實施例中，令選擇信號cs＝0時，選擇裝置240的輸出es為與邏輯信號as；令選擇信號cs＝1時，選擇裝置240的輸出es為或邏輯信號os。其中，圖4所示是在input為常態(tài)高電位(normal high)，即常態(tài)邏輯1的情況下，且在第一時鐘信號clk1的下降沿時，輸入信號input中出現(xiàn)一為0的突波(如圖4的402所示)的各個信號的時序圖。圖5所示則是在input為常態(tài)低電位(normal low)，即常態(tài)邏輯0的情況下，且在第一時鐘信號clk1的上升沿時，輸入信號input中出現(xiàn)一為1的突波(如圖5的502所示)的各個信號的時序圖。圖6所示是在input為常態(tài)低電位(normal low)，即常態(tài)邏輯0的情況下，且在第一時鐘信號clk1的下降沿時，輸入信號input中出現(xiàn)一為1的突波(如圖6的602所示)的各個信號的時序圖，而圖4、圖5與圖6中各個信號的動作方式可依照圖3所述的各個信號的動作方式來描述，在此不再贅述。
由圖3、圖4、圖5與圖6可知，無論外部輸入信號是在內部時鐘信號的上升沿還是在下降沿出現(xiàn)突波，突波分離輸出信號output都不會出現(xiàn)任何突波。
綜上所述，本發(fā)明是采用集成電路內部的時鐘信號，在時鐘信號的邊緣處，將出現(xiàn)在輸入信號上的突波進行分離，因此本發(fā)明可以濾除相當于內部時鐘信號半個周期的突波。因此，使用本發(fā)明的集成電路不會再出現(xiàn)以下缺點使用已知技術所發(fā)生的芯片控制邏輯紊亂；影響芯片性能的穩(wěn)定性；以及當突波出現(xiàn)在內部時鐘信號的邊緣時，仍然會導致所設計的電路出現(xiàn)錯誤的邏輯輸出。
雖然本發(fā)明將較佳的實施例公開如上，然而并非用以限定本發(fā)明，對于熟悉本領域的技術人員而言可容易的實現(xiàn)另外的優(yōu)點以及進行修改，因此在不背離權利要求及等同范圍所限定的一般概念的精神和范圍的情況下，本發(fā)明并不限定于特定的細節(jié)、代表性的設備和這里示出與描述的圖示示例。
權利要求
1.一種突波分離電路，其特征在于，該突波分離電路包括一邊緣信號產生裝置，依據一輸入信號、一第一時鐘信號與一第二時鐘信號而產生一上升沿信號與一下降沿信號，該上升沿信號是在該第一時鐘信號的一第一狀態(tài)時拴鎖該輸入信號所獲得，該下降沿信號是在該第二時鐘信號的該第一狀態(tài)時拴鎖該輸入信號所獲得，其中該第二時鐘信號為該第一時鐘信號的反相信號；一或門，該或門輸入該上升沿信號與該下降沿信號，而該或門輸出一或邏輯信號；一與門，該與門輸入該上升沿信號與該下降沿信號，而該與門輸出一與邏輯信號；一選擇裝置，接收該或邏輯信號與該與邏輯信號，并且依據一選擇信號而輸出該或邏輯信號與該與邏輯信號其中的一個信號；一第一觸發(fā)器，是依據一第三時鐘信號與該選擇裝置的輸出信號而產生該選擇信號，該選擇信號是在該第三時鐘信號的該第一狀態(tài)時拴鎖該選擇裝置的輸出信號所獲得，其中該第三時鐘信號是將該第二時鐘信號做時間延遲而產生的信號；以及一第二觸發(fā)器，是依據該第一時鐘信號與該選擇裝置的輸出信號而產生一突波分離輸出信號，該突波分離輸出信號是在該第一時鐘信號的該第一狀態(tài)時拴鎖該選擇裝置的輸出信號所獲得。
2.如權利要求1所述的突波分離電路，其特征在于，所述邊沿信號產生裝置包括一第一邊沿觸發(fā)器，其輸入端接收該輸入信號，時鐘輸入端接收該第一時鐘信號，而輸出端輸出該上升沿信號；一第二邊沿觸發(fā)器，其輸入端接收該輸入信號，時鐘輸入端接收該第二時鐘信號，而輸出端輸出該下降沿信號。
3.如權利要求2所述的突波分離電路，其特征在于，所述第一邊沿觸發(fā)器和第二邊沿觸發(fā)器均為D觸發(fā)器。
4.如權利要求1所述的突波分離電路，其特征在于，所述選擇裝置為一二選一多路復用器。
5.如權利要求1所述的突波分離電路，其特征在于，所述第一觸發(fā)器和第二觸發(fā)器均為D觸發(fā)器。
6.如權利要求1所述的突波分離電路，其特征在于，該突波分離電路還包括一反相裝置，該反相裝置是將該第一時鐘信號反相而產生該第二時鐘信號。
7.如權利要求1所述的突波分離電路，其特征在于，該突波分離電路還包括一延遲裝置，該延遲裝置是將該第二時鐘信號做時間延遲而產生該第三時鐘信號。
全文摘要
一種突波分離電路，此突波分離電路是采用集成電路內部的時鐘信號，在時鐘信號的邊緣處，將出現(xiàn)在輸入信號上的突波進行分離。此突波分離電路包括邊緣信號產生裝置、或門、與門、選擇裝置、第一觸發(fā)器與第二觸發(fā)器。利用上述各個元件的特定連接關系和功能，此突波分離電路可以濾除周期相當于內部時鐘信號一半的突波。
文檔編號H03K19/00GK101051828SQ20061006713
公開日2007年10月10日 申請日期2006年4月3日 優(yōu)先權日2006年4月3日
發(fā)明者蔡仁杰, 劉育箕 申請人:凌陽科技股份有限公司