專利名稱：開關(guān)電路中的停滯時間控制的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種開關(guān)電路和一種操作開關(guān)電路的方法，特別但并非唯一地涉及一種直流-直流電壓變換器電路。
背景技術(shù)：
直流(dc)-直流變換器是本領(lǐng)域內(nèi)熟知的技術(shù)，并且被用來將一個直流電壓變換為另一直流電壓，例如從12伏電壓源提供一條1.5伏的電壓配線。
一種類型的變換器(同步直流-直流變換器)通過使一個電感線圈的第一端在一個輸入電壓(例如12伏)與地之間交替導(dǎo)通來工作。輸出取自該電感線圈的第二端上，并受到一個輸出電容器緩沖。一個設(shè)備內(nèi)所用的這些開關(guān)可以受脈寬調(diào)制(PWM)信號的驅(qū)動，其占空比(信號處于高電平的時間與處于低電平的時間之比)決定了輸出信號的幅度。
圖1示意性地示出了一種已知類型的同步直流-直流變換器。在該實例中，控制流入電感線圈1的電流的開關(guān)為場效應(yīng)晶體管(FETs)。第一FET 2通常稱為控制FET或高電平側(cè)晶體管，其將電感1的第一端3連接至由電源端4供電的一個直流輸入電壓。第二FET 5通常稱為同步FET(sync FET)或低電平側(cè)晶體管，其將電感1的第一端3連接至接地端6。電感1的第一端3通常稱為開關(guān)節(jié)點。
開關(guān)節(jié)點3的信號經(jīng)電感1并跨接(across)電容器7后饋送至輸出端8。
控制FET 2和sync FET 5由各自的驅(qū)動器9、10驅(qū)動。控制電路11的一個輸入端12饋送有脈寬調(diào)制(PWM)信號，而另一輸入由輸出端8經(jīng)反饋路徑13饋送信號?？刂齐娐?1提供交替的控制信號14、15，通過交替地關(guān)斷和導(dǎo)通控制和sync FET 2、5實現(xiàn)對它們的控制，從而在輸出端8上維持期望的電壓。端12上PWM信號輸入的占空比經(jīng)過調(diào)制以在輸出端8上達(dá)到期望的電壓。
這些直流-直流變換器的例子包括在Intel公司的專利WO98/49607和授權(quán)給Lee的美國專利5478090中提出的那些。
同步直流-直流變換器的一個特點是，控制和sync FET2、5不應(yīng)同時處于導(dǎo)通狀態(tài)。即使在FET 2、5只是在瞬間處于同時導(dǎo)通狀態(tài)，電源與接地的端子4、6之間也會流入大電流。這種現(xiàn)象稱為交叉導(dǎo)通(cross-conduction)。因此控制電路11被設(shè)置成必需保證在任何時刻兩個FET 2、5中都只能有一個處于導(dǎo)通狀態(tài)。為此，在FET 2、5都處于關(guān)斷狀態(tài)期間引入一個停滯時間，通常是延遲每個FET的導(dǎo)通直到確定另一個處于關(guān)斷狀態(tài)。
控制電路11的一種實現(xiàn)方式是對兩個電壓進行監(jiān)視。監(jiān)視開關(guān)節(jié)點3上的電壓以防止sync FET 5導(dǎo)通直到控制FET 2處于關(guān)斷狀態(tài)，而監(jiān)視sync FET 5柵極上的電壓以防止控制FET 2導(dǎo)通直到sync FET 5處于關(guān)斷狀態(tài)。WO98/49607描述了這種類型的電路，美國專利5479089也是如此。
停滯時間(即控制FET 2和sync FET5都不導(dǎo)通的時間)取決于syncFET5的晶體管閾值電壓和電容以及各自對FET的選取，由于所選FET的參數(shù)在制造時具有一定的分布性，因此晶體管閾值電壓和電容的變化范圍很大。停滯時間還取決于通過監(jiān)視電路時的傳播延遲和FET驅(qū)動器電路的延遲時間。因此最終的停滯時間可能大于僅為防止交叉導(dǎo)通所需的停滯時間。
在停滯時間期間，電感電流流經(jīng)sync FET 5的體二極管16。這導(dǎo)致體二極管損耗的發(fā)生。在停滯時間周期的結(jié)束處，特別是在啟動相反的開關(guān)時，會產(chǎn)生較大的二極管反向恢復(fù)損耗、切換損耗和電磁感應(yīng)(EMI)。因此盡可能縮短停滯時間有利于降低體二極管損耗。如果停滯時間足夠得小，以至于體二極管不導(dǎo)通，則通過降低切換損耗、反向恢復(fù)損耗和EMI，使功效得以提高。
WO 02/063752描述了一種使直流-直流變換器的停滯時間盡可能短的方法，該方法對開關(guān)節(jié)點處的電壓進行監(jiān)視并且將其與一個預(yù)定的電壓比較。
當(dāng)控制FET或sync FET被關(guān)斷時，二者在停滯時間期間都處于關(guān)斷狀態(tài)。電感繼續(xù)經(jīng)sync FET的體二極管抽取電流并且體二極管兩端的電壓達(dá)到0.8伏左右。
雖然這種電路可靠地避免了交叉導(dǎo)通，但是仍然有可觀的停滯時間，在兩個FET都不導(dǎo)通時，其至少等于驅(qū)動器的延遲時間與所選FET導(dǎo)通時間之和。當(dāng)前技術(shù)下，該停滯時間大約為30ns。
一種替換的途徑在美國專利6,396,250中有所描述。在該途徑下，對于晶體管柵極的輸入提供了可控的延遲，從開關(guān)節(jié)點提取的一個反饋回路信號對此加以控制。雖然這種途徑相對于WO 02/063752而言具有一定的優(yōu)點，但是也具有某些缺點。其中之一是它假定在控制FET處于關(guān)斷狀態(tài)時，線圈內(nèi)的電路始終沿負(fù)載的方向流動。雖然這在穩(wěn)態(tài)條件下是成立的，但是在瞬變條件下卻不一定成立。
圖2示出了美國專利6,396,250的模擬實現(xiàn)方式原理。從開關(guān)節(jié)點3取出的反饋確定了加入線路14上控制FET控制信號的延遲。這是通過利用采樣電路20對開關(guān)節(jié)點3與接地端6之間的電壓進行采樣來實現(xiàn)的。這包含了第一和第二開關(guān)21、22，它們將各自采樣電容器23、24兩端的開關(guān)節(jié)點電壓施加在一個誤差放大器25上。電壓源26被用來確保停滯時間不會減小到發(fā)生交叉導(dǎo)通的程度。誤差放大器25的輸出被饋送入一個電壓受控延遲(VCD)電路27，其將一個可變延遲引入PWM控制信號14。最終的信號28被用來驅(qū)動控制FET 2，并且使其在導(dǎo)通之前產(chǎn)生一個延遲或者停滯時間。為了驅(qū)動sync FET 5，采用來相似的采樣和VCD電路布局(未畫出)。
在停滯時間期間和之后，sync FET 5的源極29與接地配線6之間的電壓有較大的變化。這是由sync FET 5的源極29與接地配線6之間大約為1nH的自感30(以虛線框表示)引起的。在停滯時間期間開始處，當(dāng)sync FET 5處于關(guān)斷狀態(tài)時，電流流經(jīng)sync FET體二極管16。在停滯時間周期結(jié)束處，當(dāng)控制FET 2處于導(dǎo)通狀態(tài)時，流經(jīng)體二極管16的電流開始減小。該變化的電流在自感30兩端引起一個電勢差，并且在開關(guān)節(jié)點3與接地配線6之間測得的電壓差在幅度上不如sync FET 5的源極29與漏極31之間的漏極-源極電壓大。因此測量開關(guān)節(jié)點3與接地配線6之間電壓的電路檢測到的sync FET體二極管16停止導(dǎo)通的時間是不精確的。如果按照美國專利6,396,250所建議的那樣，將開關(guān)節(jié)點3至接地配線6的電壓等于某一幅度的間隔縮短甚至予以消除，則電路內(nèi)將發(fā)生體二極管導(dǎo)通，因此電路損耗依舊存在。
在一些開關(guān)電路中(例如負(fù)載較小或可以忽略的電路)，當(dāng)控制和sync FET 2、5都處于關(guān)斷狀態(tài)時，電流可能經(jīng)電感回流，即從電感1的第二端17向第一端3流動。開關(guān)節(jié)點電壓由此增大，而電流流經(jīng)控制FET 2的體二極管32。這導(dǎo)致控制FET 2的源極33上的電壓變?yōu)楦哂谄渎O34的正向二極管電壓。在這種情況下，測量sync FET 5的漏極31和源極29兩端的電壓并未指示出停滯時間。控制FET體二極管32內(nèi)的能量損失不如sync FET體二極管16內(nèi)的那樣明顯。但是在某些電路中，使停滯時間最小化仍然是有好處的。例如當(dāng)開關(guān)電路用于諸如數(shù)字音頻放大之類的應(yīng)用時，過大的停滯時間可能導(dǎo)致信號失真。因此在電感電流反流的情況下，對于開關(guān)電路來說能夠減少停滯時間是有好處的。

發(fā)明內(nèi)容
本發(fā)明旨在解決上述問題。
按照本發(fā)明的第一方面，提供了一種具有串接在一個輸入端與一個接地端之間的一個第一場效應(yīng)晶體管和一個第二場效應(yīng)晶體管的開關(guān)電路，其中第一晶體管的源極連接至第二晶體管的漏極，而第二晶體管的源極連接至接地端，該電路包含控制裝置，其交替驅(qū)動所述第一和第二晶體管以便在兩個晶體管都處于關(guān)斷狀態(tài)時有一個停滯時間間隔，還包含一個根據(jù)第一或第二晶體管的漏極和源極之間的電壓差對停滯時間間隔的長度進行調(diào)節(jié)的裝置。
通過根據(jù)第二晶體管的漏極與源極之間而非漏極與接地之間的電壓調(diào)節(jié)停滯時間間隔，源極-接地連接的自感效應(yīng)得以消除，并且可以更為精確地測得第二晶體管的體二極管兩端的電壓。這使得可以更為有效地控制晶體管以便停滯時間和由此的損耗最小。
如果電感電流流向開關(guān)節(jié)點，根據(jù)第一晶體管(又稱為控制FET)漏極與源極兩端的電壓調(diào)節(jié)停滯時間間隔可以減少停滯時間。這是因為在控制FET的體二極管兩端產(chǎn)生了一個正向二極管電壓差，并且可以在控制FET的漏極與源極兩端而不是在sync FET的漏極與源極兩端進行測量。
第一和/或第二晶體管可以在一塊集成電路小片上構(gòu)造，每個所述晶體管在小片上具有各自的源極和漏極區(qū)域。開關(guān)電路可進一步包含檢測第一或第二晶體管的漏極與源極之間電壓差的檢測裝置，其中檢測裝置具有直接連接至第一或第二晶體管的源極區(qū)域的第一連接。
通過在小片上提供一個源極連接，可以旁路源極區(qū)域與接地端之間的電感。
檢測裝置還可以具有直接連接至第一或第二晶體管的漏極區(qū)域的第二連接。
通過跨小片地(across the die)布置源極和漏極連接，使得連接可以包含凱氏接法(Kelvin connection)，在這種連接中，信號反饋線與電流路徑相分隔，因此消除與因信號線電阻和電感有關(guān)的誤差。
按照本發(fā)明，還提供了一種操作開關(guān)電路的方法，該電路具有串接在一個輸入端與一個接地端之間的一個第一場效應(yīng)晶體管和一個第二場效應(yīng)晶體管，其中第一晶體管的源極連接至第二晶體管的漏極，而第二晶體管的源極連接至接地端，該方法包含交替驅(qū)動所述第一和第二晶體管以便在兩個晶體管都處于關(guān)斷狀態(tài)時有一個停滯時間間隔；以及根據(jù)第一或第二晶體管的漏極和源極之間的電壓差對停滯時間間隔的長度進行調(diào)節(jié)。
對于美國專利6,396,250的途徑而言，另外一個缺點是模擬電路方案中的采樣電路系統(tǒng)存在限制。再次參見圖2，該電路系統(tǒng)依賴于對第一和第二開關(guān)21、22的精確驅(qū)動。第一開關(guān)21使采樣電路20能夠在syncFET導(dǎo)通期間對開關(guān)節(jié)點3的電壓進行采樣，而第二開關(guān)22使采樣電路20能夠在停滯時間期間對開關(guān)點3的電壓進行采樣。采樣信號隨后在誤差放大器25上進行比較，從而向電壓受控延遲電路27提供一個電壓。實際上，驅(qū)動開關(guān)21、22和采樣電路的誤差將進一步阻礙停滯時間的最小化。
美國專利6,396,250中所描述的數(shù)字方式在采樣電路設(shè)計上也存在某些缺點。在數(shù)字方式中，停滯時間延遲的增加和減少取決于開關(guān)節(jié)點處電壓是否達(dá)到某個閾值電壓。因此停滯時間的縮短并不直接正比于體二極管的電壓幅度或者該電壓發(fā)生的時間長度。這兩個參數(shù)影響著體二極管的導(dǎo)通損耗。如果這些參數(shù)取值較大，則更快地縮短停滯時間使電路損耗盡可能的小。
而且停滯時間損耗減小的幅度還取決于所能達(dá)到的最小化程度。
本發(fā)明還旨在解決上述問題。
按照本發(fā)明的第二方面，提供了一種具有串接在一個輸入端與一個接地端之間的一個第一場效應(yīng)晶體管和一個第二場效應(yīng)晶體管的開關(guān)電路，其中第一晶體管的源極連接至第二晶體管的漏極，而第二晶體管的源極連接至接地端，該電路包含控制裝置，用于交替驅(qū)動所述第一和第二晶體管以便在兩個晶體管都處于關(guān)斷狀態(tài)時有一個停滯時間間隔，還包含一個根據(jù)第二晶體管的漏極和接地端之間的電壓差對停滯時間間隔的長度進行調(diào)節(jié)的裝置，其中該調(diào)節(jié)裝置根據(jù)電壓差超出一個閾值的時間長度來調(diào)節(jié)停滯時間間隔的長度。
該調(diào)節(jié)裝置可以根據(jù)電壓差超過閾值電壓的幅度來調(diào)節(jié)停滯時間間隔的長度。
該調(diào)節(jié)裝置還可以將停滯時間間隔的長度調(diào)節(jié)為使停滯時間間隔的長度指數(shù)地取決于電壓差超過閾值電壓的幅度，和/或線性地取決于電壓差超過閾值電壓的時間長度。


以下參照附圖并僅以實例方式對本發(fā)明的實施例進行描述，其中圖1示出了一個現(xiàn)有技術(shù)的同步直流-直流變換器；圖2示出了一個現(xiàn)有技術(shù)的同步直流-直流變換器，其具有加入的隨開關(guān)節(jié)點電壓(相對于接地)而變化的停滯時間；圖3為按照本發(fā)明的一個同步直流-直流變換器的簡化示意圖；圖4示意性地示出了按照本發(fā)明的一個同步直流-直流變換器的集成電路實現(xiàn)方案；圖5示意性地示出了按照本發(fā)明的同步直流-直流變換器的另一實例；圖6為曲線圖，其示出了圖3和5所示同步直流-直流變換器內(nèi)PWM控制信號和開關(guān)節(jié)點電壓信號的表現(xiàn)形式；圖7示意性地示出了圖5變換器中檢測和自適應(yīng)停滯時間減少電路；圖8a、8b和8c為曲線圖，示出了在按照本發(fā)明的一個同步直流-直流變換器內(nèi)的監(jiān)測點上的電壓信號。
具體實施例方式
參見圖3，如同在常見的同步直流-直流變換器電路中的那樣，控制FET 35和sync FET 36串聯(lián)布置在一個輸入端37和一個接地端38之間。在本實例中，它們是場效應(yīng)晶體管，但是其它類型的開關(guān)器件也可以采用?？刂艶ET 35的漏極39連接至輸入端37，而sync FET 36的源極40連接至接地端38。電感42的第一端41(一般稱為開關(guān)節(jié)點)連接至控制FET 35的源極43和sync FET 36的漏極44。雖然本實例所用的是電感42，但是也可以采用帶兩個或更多隔離的線圈的變壓器。開關(guān)節(jié)點41上的信號經(jīng)電感42并跨接電容器45后被饋送至輸出端46。
脈寬調(diào)制(PWM)控制電路(未畫出)的一個輸出被施加到一個控制輸入端48。PWM控制電路根據(jù)來自變換器輸出端46的反饋改變PWM信號占空比。對于普通技術(shù)人員來說合適的PWM產(chǎn)生方案是公知技術(shù)，因此PWM控制電路在圖中未畫出。在本發(fā)明的其它實施例中，可采用另選的控制信號，例如脈沖頻率調(diào)制(PFM)?？刂菩盘?8經(jīng)分離后形成控制和同步控制信號50、51，它們被送至檢測和自適應(yīng)停滯時間減小(ADR)電路52、53。檢測和ADR電路52、53的每一個經(jīng)反饋線54和55，從sync FET 36的漏極44和源極40取出反饋，并且采用該反饋改變延遲時間D和E，延遲時間被分別引入控制和sync FET控制信號50、51以在第一和第二控制線56、57上產(chǎn)生具有最小化的停滯時間延遲的信號。這些信號56、57經(jīng)合適的驅(qū)動器電路系統(tǒng)58、59，被施加在控制和sync FETs 35、36的柵極上，從而通過交替關(guān)斷和導(dǎo)通FETs 35、36在輸出46上維持期望的電壓。
直接從sync FET 36的漏極44和源極40取出反饋使得檢測和ADR電路52、53精確地檢測sync FET 36的體二極管60兩端的電壓，并且控制FETs 35、36，從而使停滯時間最小化，因此損耗也最小。
雖然示出了兩個檢測和ADR電路52、53的情形，但是可以布置一個電路為控制和sync FETs 35、36都提供控制信號。為每個FET提供單獨的電路能夠使sync FET柵極變?yōu)楦唠娖街暗耐r間不同于控制FET柵極變?yōu)楦唠娖街暗耐r間，這允許以更為靈活的方式最小化停滯時間。
在一個實例中，圖3的直流-直流變換器在圖4所示的集成電路中實現(xiàn)。該圖示出了控制FET 35和sync FET 36以及驅(qū)動器、檢測和ADR電路系統(tǒng)(表示為65)在集成電路中可布置的方式。控制電路輸入/輸出管腳66為涉及驅(qū)動器、檢測和ADR電路系統(tǒng)65的輸入和輸出連接而提供。在本實例中，輸入和輸出管腳37、41和38分別為輸入電壓端37、開關(guān)節(jié)點41和接地端38。
參見圖4，反饋線67、68直接連接至集成電路小片的sync FET漏極44和源極40的區(qū)域，并且由此旁路源極40與接地端38之間的電感。而且電流路徑信號線69、70與反饋線67、68得以完全的分離，從而使到源極40和漏極44的區(qū)域的連接為凱氏接法。這樣做的效果是，消除了當(dāng)反饋連接67、68即使跨一小部分信號線69、70也會產(chǎn)生的誤差(信號線具有一定的電阻和電感，因此將影響被測的電壓，特別是在sync FET36導(dǎo)通時)。
類似的凱氏接線71、72可以連接至集成電路小片的控制FET漏極39和源極43的區(qū)域。這些連接對于變換器的電感電流流向開關(guān)節(jié)點41，要求監(jiān)測控制FET 35的源極43與漏極39兩端的電壓的情況是必需的。
本發(fā)明的另選實現(xiàn)方式也是可行的。例如本發(fā)明可以在多芯片模塊(MCM)內(nèi)實現(xiàn)，凱氏接法可以采用也可以不采用。而且具有較小的串聯(lián)自感的分立FET組件(例如國際整流器(International Rectifier)生產(chǎn)的DirectFET或者飛利浦半導(dǎo)體生產(chǎn)的LFPAK)也可以用作控制和syncFETs。但是這些組件的電感即使較小，也會導(dǎo)致電路內(nèi)的反饋測量誤差，該電路則表現(xiàn)為在較短時間間隔內(nèi)較大的電流變化。
也可以采用具有多個源極連接的FET組件，因而這些連接中的一個將為sync和控制FET源極反饋連接而保留。這類FET組件的例子有飛利浦半導(dǎo)體生產(chǎn)的power SO8和LFPAK組件。
控制FET可采用PMOS晶體管實現(xiàn)，它有利于在集成電路中實現(xiàn)。
圖5示意性地示出了按照本發(fā)明的同步直流-直流變換器的另外一個實例。在本實例中，信號從電路內(nèi)的監(jiān)測點、sync FET 36的柵極79、漏極44和源極40以及控制FET 35的柵極80和源極43反饋。Sync FET 36的漏極44和源極40上的信號經(jīng)線54、55反饋至控制和sync監(jiān)測電路81、82，分別用于控制FET 35和sync FET 36的驅(qū)動電路系統(tǒng)。本實例中的控制和sync監(jiān)測電路81、82確定sync FET 36的漏極-源極電壓何時達(dá)到閾值，并且隨后輸出一個指數(shù)地取決于閾值之上的漏極-源極電壓的信號?？刂坪蛃ync檢測電路81、82的輸出被分別施加到控制和sync自適應(yīng)停滯時間減小(ADR)電路83和84。
控制ADR電路83還接收一個PWM信號，而syncADR電路84接收一個反相的PWM信號(經(jīng)反相器85反相)，二者都源于輸出連接至PWM控制輸入端48的控制電路。控制電路根據(jù)來自變換器的輸出端46的反饋改變PWM信號的占空比。對于普通技術(shù)人員來說確定合適的PWM信號產(chǎn)生方案是公知技術(shù)，因此PWM發(fā)生器未在圖中畫出。在本發(fā)明的另一實施例中，可以采用另選的控制信號，例如脈沖頻率調(diào)制(PFM)。
控制和sync ADRs 83、84將根據(jù)來自隨檢測電路81、82的輸入的延遲D、E引入到PWM信號。最終的信號隨后被應(yīng)用到控制和sync FETs 35、36。這延遲了控制和sync FET 35、36中每一個的導(dǎo)通，從而在控制FET35和sync FET 36關(guān)斷時引入一個停滯時間。雖然可以配備一個檢測和ADR電路來延遲控制FET 35和sync FET 36的導(dǎo)通，但是為它們各自提供圖示的檢測和ADR電路81-84使得它們具有獨立的停滯時間延遲。
來自ADR電路的每個驅(qū)動信號在施加到控制和sync FETs 35、36之前經(jīng)過第一和第二邏輯或門87、88。第一和第二或門87、88被結(jié)合使得控制或sync FET 35、36直到它們中的另一個FET柵極上的驅(qū)動信號跌落至閾值電壓Vth1、Vth2以下(即FET已經(jīng)關(guān)斷或者ADR電路83、84各自的輸出變?yōu)楦唠娖?才導(dǎo)通?？刂票容^器89確定控制FET 35的柵極-源極電壓是否已經(jīng)跌落至由電壓源95提供的某個閾值Vth1之下?？刂票容^器89將施加在其第一輸入上的控制FET 35的柵極80的電壓與控制FET的源極電壓和施加在其第二輸入上的閾值電壓Vth1的和進行比較。該比較器89的輸出隨后被饋送入第二或門88的第一輸入，而sync ADR電路84的輸出被饋送入其第二輸入。Sync比較器90確定FET 36的柵極-源極電壓是否已經(jīng)跌落至由電壓源96提供的某個閾值Vth2之下。Sync比較器90將施加在其第一輸入上的sync FET 36的柵極79的電壓與施加在其第二輸入上的閾值電壓Vth2進行比較。該sync比較器90的輸出隨后被饋送入第一或門87的第一輸入，而控制ADR電路83的輸出被饋送入其第二輸入。
此外，控制和sync邏輯與門被分別串聯(lián)結(jié)合在控制和sync或門87、88的輸出與控制和sync FETs 35、36之間?？刂婆c門91的一個輸入取自控制或門87的輸出而另一個取自PWM信號。這種結(jié)合使得控制FET 35在PWM信號為低電平時處于關(guān)斷狀態(tài)。Sync與門92的一個輸入取自或門88的輸出而另一個取自PWM信號的反相信號。這種結(jié)合使得sync FET36在PWM控制信號的反相信號為低電平時處于關(guān)斷狀態(tài)。
在本發(fā)明的替換實施例中，可以采用其它的邏輯電路系統(tǒng)組合。例如，具有相應(yīng)的比較器89、90的或門87、88和/或者與門91、92整個可以省略，或者省略sync FET 36或控制FET 35邏輯電路系統(tǒng)中的一個。
控制和sync緩沖放大器93、94可以串聯(lián)方式加入，以接收具有加入的停滯時間的控制信號并且輸出柵極驅(qū)動信號以驅(qū)動控制和sync FETs35、36。
在另外的實施例中，提供了另選的控制和sync檢測電路，它們類似于控制和sync檢測電路81、82，但是當(dāng)在停滯時間期間電流從電感的第二端流向第一端時，其從控制FET 35的漏極39和源極43取反饋信號。這些另選的檢測電路可以新加入進去，也可以替換控制和sync檢測電路81和82。在任一情況下，控制和sync ADR電路83、84都被配置為從另選的控制和sync檢測電路接收信號。
以下借助附圖中的圖6，更為詳細(xì)地描述圖5實施例的運行。
圖6的上半部分示出了PWM輸入端48上輸入的PWM開關(guān)脈沖序列100。圖6的下半部分示出了sync FET漏極44上電壓101。
當(dāng)PWM信號100在第一時刻102下跌時，控制FET 35因為輸入到控制與門91的PWM輸入為低值而被關(guān)斷。這使得sync FET漏極44上的電壓開始下跌，因為電流繼續(xù)被電感42抽取而不是流經(jīng)處于關(guān)斷狀態(tài)的控制FET 35或sync FET 36，所以電流流經(jīng)sync FET 36的體二極管60。該過程結(jié)束時，sync FET漏極44的電壓由sync FET 36的體二極管兩端的壓降決定，即約為-0.8伏(在第二時間間隔103內(nèi))。
當(dāng)sync FET漏極44和源極40兩端的電壓下跌到低于一個預(yù)定的基準(zhǔn)值(例如-0.4伏)時，sync檢測電路82被觸發(fā)。該電路輸出的電流提供給sync ADR電路84并且決定了延遲‘E’。在本實施例中，該電流指數(shù)地取決于sync FET 36的漏極44和源極40兩端被檢電壓差大于預(yù)定基準(zhǔn)電壓的量(直到某一極大值)，并在該被檢電壓差大于基準(zhǔn)電壓期間有效。因此延遲‘E’以及相應(yīng)的停滯時間指數(shù)地取決于電壓差超出閾值電壓的幅度，并且線性地取決于電壓差超出閾值的時間長度。
當(dāng)控制信號100在第一時刻102下降時，sync ADR 84將延遲‘E’(第二時間間隔103)引入控制信號，使得在sync FET 36被驅(qū)動至高電平之前先經(jīng)過一段時間E，除非比較器89的輸出已經(jīng)變?yōu)楦唠娖?。在正常的電路運行中，檢測sync FET漏極-源極電壓(體二極管電壓)和在ADR電路系統(tǒng)83、84上施加檢測信號所花費的時間可能要長于所需的停滯時間延遲。為此，延遲D和E通常僅取決于前面檢測到的體二極管電壓。
當(dāng)控制FET柵極80下降至Vth1以下時，控制比較器89的輸出將即刻變?yōu)楦唠娖?。如果sync ADR84引入的延遲E長于經(jīng)過控制比較器時的傳播延遲(從控制FET柵極80下降至閾值電壓Vth1以下時起算)，則或門88的輸出在延遲E結(jié)束前已經(jīng)變?yōu)楦唠娖?，因此sync ADR 84的輸出不起作用。在變換器電路最初的幾個初始化周期內(nèi)，有可能發(fā)生這種情況。Sync或門88的輸出被饋送入sync邏輯與門92，如果sync或門88的輸出為高電平并且經(jīng)反相的PWM信號為高電平，則僅允許sync FET 36被驅(qū)動至高電平。當(dāng)PWM信號為低電平時就是這種情況，并且sync FET 36進入導(dǎo)通狀態(tài)。
隨著sync FET 36的導(dǎo)通并且進入線性區(qū)域，sync FET漏極44的電壓在第三時間間隔104期間上升至大約-0.1伏。
當(dāng)控制信號100在第四時刻105上升時，由于sync與門92的反相PWM輸入為低電平信號，因此sync FET 36被關(guān)斷。電流再次轉(zhuǎn)移至syncFET 36的體二極管60，如在第五時間間隔106處所示，這使得sync FET 36的漏極-源極電壓更負(fù)。當(dāng)電壓下降至預(yù)定電壓(例如-0.4伏)時，控制檢測電路81被觸發(fā)。該電路輸出的電流提供給sync ADR電路83并且決定了延遲‘D’。在本實施例中，該電流指數(shù)地取決于sync FET 36的漏極44和源極40兩端的被檢電壓差大于預(yù)定基準(zhǔn)電壓的量(直到某一極大值)，并在該被檢電壓差大于基準(zhǔn)電壓期間有效。因此延遲‘D’以及相應(yīng)的停滯時間指數(shù)地取決于電壓差超出閾值電壓的幅度，并且線性地取決于電壓差超出閾值的時間長度。
當(dāng)控制信號100在第四時刻105上升時，控制ADR 83將延遲‘D’(第五時間間隔106)引入控制信號，使得在控制FET 35被驅(qū)動至高電平之前先經(jīng)過一段時間D，除非比較器90的輸出已經(jīng)變?yōu)楦唠娖健?br> 當(dāng)sync FET柵極79下降至Vth2以下時，sync比較器90的輸出將即刻變?yōu)楦唠娖?。如果ADR 83引入的延遲D長于經(jīng)過sync比較器90時的傳播延遲(從sync FET柵極79下降至閾值電壓Vth2以下時起算)，則控制或門87的輸出在延遲D結(jié)束前已經(jīng)變?yōu)楦唠娖?，因此控制ADR 83的輸出不起作用。在變換器電路最初的幾個初始化周期內(nèi)，有可能發(fā)生這種情況。控制或門87的輸出被饋送入控制邏輯與門91，如果控制或門87的輸出為高電平并且PWM信號為高電平，則僅允許控制FET 35被驅(qū)動至高電平。當(dāng)PWM信號為高電平時，控制FET 35進入導(dǎo)通狀態(tài)。
圖7示出了驅(qū)動控制FET 35的控制檢測電路81和控制ADR電路83。首先參照檢測電路81，在第一和第二輸入端109和110上輸入兩個信號。Sync FET 36的源極40和漏極44被分別連接至端109和110(未畫出)。這些端被連接至第一和第二二極管111、112的陰極。第一二極管111的陽極連接至第一雙極結(jié)型晶體管(BJT)113的發(fā)射極，該晶體管的集電極和基極都連接至第一電流源114。第一和第二電阻器115、116串接在第一BJT 113與第一二極管111的陽極之間。第二BJT 117的基極連接至在第一與第二電阻器115、116之間串連連接的節(jié)點，其發(fā)射極連接至第二二極管112的陽極。檢測電路81的輸出經(jīng)第一FET 118取自第二BJT 117的集電極并且進入控制ADR電路83中的電流鏡像電路119。
在停滯時間期間，當(dāng)停滯時間沒有被最小化時，sync FET 36的漏極44的電壓將變?yōu)?.8伏左右，比源極40的電壓更負(fù)。第一和第二電阻器115、116在本實例中設(shè)置為，當(dāng)sync FET 36漏極-源極電壓達(dá)到其峰值電壓的一半時(-0.4伏)，第二BJT 117基極-發(fā)射極結(jié)兩端的電勢將增大到足以使第二BJT 117電流路徑導(dǎo)通。sync FET漏極-源極電壓超出峰值電壓的一半之后，隨著其增大，該電流將以指數(shù)形式增大(直到某一最大值)。
PWM信號100在第三輸入端120輸入控制ADR電路83，流經(jīng)單觸發(fā)電路(one-shot circuit)121，并且被用來控制第一FET 118和第二FET122。當(dāng)PWM信號100變?yōu)楦唠娖綍r，即當(dāng)控制FET 35被導(dǎo)通時，第一FET118導(dǎo)通并且電流11流經(jīng)電流鏡像電路119的第一路徑。在一種電路配置中，在體二極管電壓超過其峰值的一半后，其每增加120毫伏，該電流將增加10倍。電流鏡像電路119的第二路徑隨后也傳輸電流I2。該路徑連接至比較器123的正相端以及并聯(lián)在電流鏡像電路119與接地端126之間的第一電容器124和第三電阻器125。第二電路鏡像路徑內(nèi)的電流I2向第一電容器124充電并且比較器123正輸入的電壓也由此增大。
比較器123的反相輸入經(jīng)第二電容器128連接至供電電壓端127并且經(jīng)第二FET 122和第二電流源130的電流路徑的串聯(lián)組合連接至接地端129。比較器123的負(fù)輸入和第二FET 122漏極還連接至第三FET 131，第三FET 131的漏極連接至供電電壓端127而其柵極連接至單觸發(fā)電路121的輸出。
單觸發(fā)電路121設(shè)置為當(dāng)檢測PWM上升沿時，其輸出上升為邏輯高電平，并且在檢測到PWM下降沿時，其輸出下降為邏輯低信號，或者是在一定的延遲之后下降。當(dāng)單觸發(fā)輸出為高電平時，第二FET122導(dǎo)通。并且第三FET 131關(guān)斷。比較器123負(fù)輸入上的電壓經(jīng)過一段時間后從供電電壓下降為接地電壓，該時間取決于第二電容器128的值和電流源130產(chǎn)生的電流的大小。
在比較器負(fù)輸入上的下降電壓達(dá)到等于比較器123正輸入的電壓的電平時，比較器123的輸出變?yōu)楦唠娖?，并且?qū)動信號經(jīng)輸出端132輸出以導(dǎo)通控制FET 35。
當(dāng)PWM控制信號變?yōu)榈碗娖綍r或者經(jīng)過一定的延遲之后，第一和第二FETs 118和122關(guān)斷而第三FET 131導(dǎo)通。因此第一電容器124開始經(jīng)第三電阻器125放電，使得比較器123正輸入端的電壓稍微降低一些。而且比較器123的負(fù)輸入端由第三FET 131提升至供電電壓，由此使第二電容器128放電。比較器123的輸出變?yōu)榈碗娖剑钡较乱徽齈WM信號100觸發(fā)ADR電路系統(tǒng)83。第二電容器124兩端的電壓、第三電阻器125的阻值和比較器123負(fù)輸入上的電壓下降速率將決定下次PWM信號100變?yōu)楦唠娖綍r加入控制FET的控制信號的延遲。
驅(qū)動sync FET 36的檢測和ADR電路82、84與驅(qū)動控制FET 35的相同，但是配置為由反相PWM控制信號激勵。一種實現(xiàn)的方式是利用圖5所示的反相器85，或者同樣改變單觸發(fā)電路21。第三電阻器125可以被電流源代替，該電流源在PWM信號100每個周期內(nèi)的一個固定時間內(nèi)處于導(dǎo)通狀態(tài)。這意味著第二電阻器124的放電速率獨立于其電壓水平并且ADR電路的動作與PWM信號100的開關(guān)頻率無關(guān)。
在所提供的另選的控制和sync檢測電路中，反饋取自控制FET而不是sync FET的漏極和源極，這些情形下其將包括pnp晶體管而不是圖7所示的npn晶體管。如果除了控制和sync檢測電路81、82以外還增加了另選的控制和sync檢測電路，則這些另選控制和sync檢測電路的輸出將分別與控制和sync ADR電路83、84的電流鏡像119的輸出I2組合。
第一和第二二極管111、112結(jié)合在檢測電路系統(tǒng)81、82內(nèi)，以在開關(guān)點41變?yōu)楦唠娖綍r保護晶體管117的基極-發(fā)射極結(jié)。在替換實施例中，可以采用有源(MOS)開關(guān)代替無源(雙極型)二極管111、112，在syncFET 36的漏極-源極電壓上升至某一電平之上后，二極管自動關(guān)斷。另外，可以采用能夠耐受大得多的反向電壓的橫向雙極結(jié)型晶體管來代替垂直雙極結(jié)型晶體管113、117，因此無需使用二極管111、112。但是橫向雙極結(jié)型晶體管通常具有相對小的電流放大作用。
當(dāng)利用有源(MOS)開關(guān)而不是二極管111、112時，或者當(dāng)利用橫向雙極結(jié)型晶體管代替垂直雙極結(jié)型晶體管113、117并且無二極管111、112時，sync FET 36漏極44與源極40之間的電壓差全部加載到晶體管117的基極與發(fā)射極兩端而不是由二極管111、112和基極-發(fā)射極結(jié)分擔(dān)。因此在sync FET 36的漏極44與源極40之間的電壓差大于一個預(yù)定值(例如其最大值的一半)后，其每增加60毫伏，電流鏡像119的第一電流路徑內(nèi)的電流I1將增加10倍。
需要的話，也可以采用Darlington配置或場效應(yīng)晶體管與二極管111、112而不采用單個BJT 117。第一電阻器115兩端的電壓應(yīng)當(dāng)近似等于預(yù)定的基準(zhǔn)電壓，在圖7所示的實例中它等于sync FET的正向體二極管電壓的一半。第一電阻器115兩端的電壓優(yōu)選地具有與sync FET的正向體二極管電壓相同的溫度依賴關(guān)系。
當(dāng)利用場效應(yīng)晶體管代替BJT 117時，電流的放大作用更傾向于相對于sync FET 36的漏極44與源極40兩端的電壓差呈二次冪而不是指數(shù)的形式變化，除非是用于閾值以下或弱的反向區(qū)域，此時在極小的電流密度下放大作用呈指數(shù)形式變化。
圖8a-8c示出了按照本發(fā)明的直流-直流變換器電路的電壓電平，具有一個跨10A的輸出的負(fù)載。每張曲線圖都示出了第五時間間隔106(參見圖6)內(nèi)的電壓電平，其中PWM信號100在時刻105變?yōu)楦唠娖剑瑂ync FET36處于關(guān)斷狀態(tài)，并且在控制FET 35導(dǎo)通之前延遲‘D’由控制ADR電路系統(tǒng)83加入。曲線A為sync FET源極40相對于接地38的電壓。曲線B為sync FET漏極44相對于接地38的電壓，而曲線C為sync FET 36的漏極-源極電壓。
圖8a所示為停滯時間未達(dá)到最小化時的電壓。由圖可見，當(dāng)停滯時間最小化時，sync FET源極40(曲線A)與接地38之間存在較大的變化。這是由源極40至接地38連接的自感引起的，并且導(dǎo)致sync FET漏極44相對接地38的電壓(曲線B)的幅度不如sync漏極-源極電壓(曲線C)那樣大。這意味著如按照現(xiàn)有技術(shù)那樣通過監(jiān)測曲線B來減小停滯時間，其對體二極管的導(dǎo)通和損失的減小不如通過監(jiān)測曲線C。由圖可見，體二極管60在間隔106a內(nèi)大約有15納秒的時間處于導(dǎo)通狀態(tài)(如曲線C所示)。
圖8b所示為4毫秒之后的電壓，此時停滯時間最小化幾乎已經(jīng)完成。體二極管60現(xiàn)在導(dǎo)通的時間大大少于最小化開始時的時間。曲線C表明時間間隔106b大約是開始時的一半，即7.5納秒。
圖8c所示為12毫秒之后的電壓。此時停滯時間最小化已經(jīng)完成，并且在本實施例中，停滯時間已經(jīng)減小到如停滯時間106c所示的3.5納秒左右。體二極管兩端的電壓(曲線C)下降至約-550毫伏。對于監(jiān)測syncFET漏極-接地電壓(曲線B)的現(xiàn)有技術(shù)電路，如果要降低其監(jiān)測的電壓從而使該電壓僅僅在3.5納秒內(nèi)為負(fù)值，或者使該電壓下降至-550毫伏的最小值，則實際的停滯時間和體二極管電壓(曲線C)將遠(yuǎn)大于本發(fā)明能夠達(dá)到的水平。
在閱讀這里披露的信息之后，其它的變化和修改對于本領(lǐng)域內(nèi)的普通技術(shù)人員都是顯而易見的。這些變化和修改可能牽涉到等同特征和其它特征，它們在同步直流-直流轉(zhuǎn)換器設(shè)計、制造和使用中是早已公知的，并且可以代替這里所述的特征或在所述特征基礎(chǔ)上使用。
雖然本申請中的權(quán)利要求是以特征的特定組合為例進行陳述的，但是應(yīng)當(dāng)理解的是，本發(fā)明披露的范圍還包括任何新的特征或特征的任何新的組合或特征的上位化，這些特征在這里通過明示方式或暗示方式被披露，而不管它是否涉及任何權(quán)利要求中請求保護的發(fā)明，也不管它是否解決了與本發(fā)明相同的任何或全部技術(shù)問題。申請人在此指出，在本申請或者由以其為母案的其它申請的代理過程中，這樣的特征和/或這些特征的組合有可能在新的權(quán)利要求中予以陳述。
例如所述實施例所采用的本發(fā)明方式是控制兩個晶體管，但是也可以采用僅控制一個晶體管而另一個不進行控制的方式。
兩個晶體管無需都是n溝道型的。例如控制FET或者控制和sync FETs可以是p溝道型的。在這種情況下，控制驅(qū)動電路系統(tǒng)需要作相應(yīng)的調(diào)節(jié)。
而且雖然所述的實施例涉及開關(guān)電壓變換器，但是本發(fā)明還可應(yīng)用于開關(guān)放大器或其它任何具有同步開關(guān)的開關(guān)功率電路。
權(quán)利要求
1.一種具有串接在一個輸入端(37)與一個接地端(38)之間的一個第一場效應(yīng)晶體管(35)和一個第二場效應(yīng)晶體管(36)的開關(guān)電路，其中第一晶體管(35)的源極(43)連接至第二晶體管(36)的漏極(44)，而第二晶體管(36)的源極(40)連接至接地端(38)，該電路包含控制裝置(52，58；53，59)，其交替驅(qū)動所述第一和第二晶體管(35，36)以便在兩個晶體管都處于關(guān)斷時有一個停滯時間間隔；以及根據(jù)第一或第二晶體管的漏極(39，44)和源極(43，40)之間的電壓差對停滯時間間隔的長度進行調(diào)節(jié)的裝置。
2.如權(quán)利要求1所述的開關(guān)電路，其中，第一和/或第二晶體管(35，36)在一塊集成電路小片上構(gòu)造，每個所述晶體管(35，36)在所述小片上具有各自的漏極(39，44)和源極(43，40)區(qū)域，進一步包含檢測第一或第二晶體管(35，36)的漏極(39，44)與源極(43，40)之間電壓差的檢測裝置(81，82)，其中檢測裝置具有直接連接至第一或第二晶體管(35，36)的源極區(qū)域(43，40)的第一連接(72，68)。
3.如權(quán)利要求2所述的開關(guān)電路，其中，監(jiān)測裝置(81，82)具有直接連接至第一或第二晶體管(35，36)的漏極區(qū)域(39，44)的第二連接(71，67)。
4.如權(quán)利要求2或3所述的開關(guān)電路，其中第一和/或第二連接(72，68，71，67)為凱氏(Kelvin)接法。
5.如權(quán)利要求2-4中任意一項所述的開關(guān)電路，其中檢測裝置(81，82)檢測停滯時間間隔內(nèi)的電壓差。
6.如前述任一權(quán)利要求所述的開關(guān)電路，其中調(diào)節(jié)裝置(83，84)根據(jù)停滯時間間隔內(nèi)的電壓差調(diào)節(jié)未來停滯時間間隔的長度。
7.如前述任一權(quán)利要求所述的開關(guān)電路，其中調(diào)節(jié)裝置(83，84)根據(jù)電壓差超過一個閾值電壓的時間長度來調(diào)節(jié)停滯時間間隔的長度。
8.如前述任一權(quán)利要求所述的開關(guān)電路，其中調(diào)節(jié)裝置(83，84)根據(jù)電壓差超過一個閾值電壓的幅度調(diào)節(jié)停滯時間間隔的長度。
9.如前述任一權(quán)利要求所述的開關(guān)電路，其中調(diào)節(jié)裝置(83，84)對停滯時間間隔的長度進行調(diào)節(jié)以便停滯時間間隔的長度指數(shù)地取決于電壓差超出閾值電壓的幅度。
10.如前述任一權(quán)利要求所述的開關(guān)電路，其中調(diào)節(jié)裝置(83，84)對停滯時間間隔的長度進行調(diào)節(jié)以便停滯時間間隔的長度線性地取決于電壓差超出閾值的時間長度。
11.如前述任一權(quán)利要求所述的開關(guān)電路，包含防止第一晶體管(35)導(dǎo)通直到第二晶體管(36)已經(jīng)關(guān)斷。
12.如前述任一權(quán)利要求所述的開關(guān)電路，包含防止第二晶體管(36)導(dǎo)通直到第一晶體管(35)已經(jīng)關(guān)斷。
13.一種直流-直流變換器電路，包含如上述權(quán)利要求中任意一項所述的開關(guān)電路。
14.一種操作開關(guān)電路的方法，該電路具有串接在一個輸入端(37)與一個接地端(38)之間的一個第一場效應(yīng)晶體管(35)和一個第二場效應(yīng)晶體管(36)，其中第一晶體管(35)的源極(43)連接至第二晶體管(36)的漏極(44)，而第二晶體管(36)的源極(40)連接至接地端(38)，該方法包含的步驟為交替驅(qū)動所述第一和第二晶體管(35，36)以便在兩個晶體管(35，36)都處于關(guān)斷時有一個停滯時間間隔；以及根據(jù)第一或第二晶體管(35，36)的漏極(44)和源極(40)之間的電壓差對停滯時間間隔的長度進行調(diào)節(jié)。
15.一種具有串接在一個輸入端(37)與一個接地端(38)之間的一個第一場效應(yīng)晶體管(35)和一個第二場效應(yīng)晶體管(36)的開關(guān)電路，其中第一晶體管(35)的源極(43)連接至第二晶體管(36)的漏極(44)，而第二晶體管(36)的源極(40)連接至接地端(38)，該電路包含控制裝置，其交替驅(qū)動所述第一和第二晶體管(35，36)以便在兩個晶體管(35，36)都處于關(guān)斷時有一個停滯時間間隔；以及根據(jù)第二晶體管的漏極(44)和接地端(38)之間的電壓差對停滯時間間隔的長度進行調(diào)節(jié)的裝置(83，84)，其中該調(diào)節(jié)裝置(83，84)根據(jù)電壓差超出一個閾值的時間長度來調(diào)節(jié)停滯時間間隔的長度。
16.如權(quán)利要求15所述的開關(guān)電路，其中該調(diào)節(jié)裝置(83，84)根據(jù)電壓差超過閾值電壓的幅度來調(diào)節(jié)停滯時間間隔的長度。
17.如權(quán)利要求15或16所述的開關(guān)電路，其中該調(diào)節(jié)裝置(83，84)對停滯時間間隔的長度進行調(diào)節(jié)以便停滯時間間隔的長度指數(shù)地取決于電壓差超過閾值電壓的幅度。
18.如權(quán)利要求15、16或17中任意一項所述的開關(guān)電路，其中該調(diào)節(jié)裝置(83，84)對停滯時間間隔的長度進行調(diào)節(jié)以便停滯時間間隔的長度線性地取決于電壓差超過閥值的時間長度。
全文摘要
一種直流－直流變換器具有串接在一個輸入端(37)與一個接地端(38)之間的兩個場效應(yīng)晶體管(35，36)。通過在一個或兩個晶體管(35，36)的漏極(39，44)與源極(43，40)之間直接提供凱氏反饋連接(71，72，67，68)，使得信號線電阻和電感被旁路，從而完成了對兩個晶體管(35，36)關(guān)斷時的停滯時間的調(diào)節(jié)。
文檔編號H03K17/28GK1809953SQ200480017309
公開日2006年7月26日 申請日期2004年6月10日 優(yōu)先權(quán)日2003年6月21日
發(fā)明者J·迪肯, P·魯特, K·坎瓦 申請人:皇家飛利浦電子股份有限公司