專利名稱:高分辨率pwm發(fā)生器或數(shù)控振蕩器的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及振蕩器,并在優(yōu)選實施例中涉及一種用于脈寬調(diào)制(PWM)和數(shù)控振蕩器(DCO)電路的改進的方法和裝置。本發(fā)明特別適用于期望增加PWM或DCO的分辨率而不增加時鐘速度的領(lǐng)域。
PWM和DCO電路用于各種應(yīng)用中,包括例如燈驅(qū)動器。這種電路通常使用具有時鐘輸入的計數(shù)器以在輸出信號中產(chǎn)生開和關(guān)時間周期。一般地,將寄存器的內(nèi)容與計數(shù)器進行比較,并且每當(dāng)計數(shù)器達(dá)到在寄存器中存儲的值時就重置計數(shù)器。
PWM電路的時間分辨率取決于時鐘頻率。非常高的時鐘頻率產(chǎn)生改進的時間分辨率。然而,增加的時鐘頻率導(dǎo)致較高的功耗和電磁干擾(EMI)。此外,生產(chǎn)可運行如此高頻率的IC的集成電路(IC)制造過程比起其較低頻率的對應(yīng)過程明顯地更為昂貴。
因此,在現(xiàn)有技術(shù)中需要一種改進的技術(shù),用于利用在PWM和DCO電路中使用的相對較低的時鐘信號來獲得相對較高的時間分辨率。
圖1描述PWM或DCO發(fā)生器的常規(guī)的現(xiàn)有技術(shù)的裝置;圖2顯示根據(jù)本發(fā)明使用相對較低的時鐘速率和相對較高的時間分辨率的DCO發(fā)生器的示意圖;圖3描述顯示由圖2的裝置產(chǎn)生的時間分辨率的多個波形;圖4描述用于產(chǎn)生具有相對較高時間分辨率的PWM信號的本發(fā)明的示例性實施例;以及圖5描述顯示圖4的裝置的相對較高時間分辨率的幾個圖。
圖2顯示具有改進的時間分辨率的DCO發(fā)生器。圖2的裝置包括可編程延遲101、選擇器102、用于控制如所示系統(tǒng)的微處理器103;與延遲鎖定環(huán)路108布置在一起的的延遲元件104-107,以及在前述元件之間的各種相互連接。如進一步所述,該電路允許時間分辨率高于輸入到該裝置中的時鐘110的速率。
在運行中,時鐘110和信號Vf被輸入到可編程延遲101中,該可編程延遲101已被編程以延遲輸入信號Vf一個指定數(shù)目的時鐘周期。在適當(dāng)延遲之后,信號Vf的反相延遲形式被放置在輸出a0上,并被順序地饋送通過延遲元件b1-bn。延遲鎖定環(huán)路108被連接到延遲元件104-107,并起到將通過所有延遲元件104-107的總延遲維持為單個時鐘周期的作用。因此,每個延遲元件(例如105)延遲信號1/n個時鐘周期。經(jīng)由微處理器103可配置選擇器102來選擇其輸入之一以傳送到其輸出112。
一旦信號Vf進入可編程延遲101,該信號的延遲形式就被輸出到輸出a0-an中的每個上。這些輸出a0-an-1之一通過選擇器112進行反饋,從而引起信號的反相形式被饋入可編程延遲101,并自始至終重復(fù)該循環(huán)。因此,信號Vf將以高于時鐘頻率的分辨率進行振蕩并可被調(diào)整。
因此,電路的時間分辨率不限于時鐘110的頻率。因為所有元件104-107的延遲是單個時鐘周期,所以通過選擇延遲的輸出之一獲得的分辨率是現(xiàn)有技術(shù)電路中時鐘110能正常提供的分辨率的n倍。這在圖3中用圖來示出,其中t1=被編程到可編程延遲101中的延遲,m是在從1到n值的范圍的下標(biāo)(index)變量,以及T是Vf的周期。
圖4顯示用于產(chǎn)生脈寬調(diào)制(PWM)信號的本發(fā)明的可替換實施例。該系統(tǒng)包括可編程脈寬調(diào)制器電路401,多個延遲元件402-405,與圖2中的延遲鎖定環(huán)路類似的延遲鎖定環(huán)路4-6,用于選擇選擇器的輸入a0至an之一以傳送至選擇器輸出的選擇器408,以及被連接至選擇器輸出的邏輯門409。在運行中,依據(jù)來自微處理器14的指令,可編程PWM輸出固定占空比的PWM信號。由可編程PWM發(fā)生器401輸出的波形如圖5中的a0所示。根據(jù)本發(fā)明,延遲鎖定環(huán)路406維持通過延遲元件402-405的一個完整時鐘周期的延遲。因此,每個輸出被延遲時鐘頻率Tclk的1/n。
選擇器408選擇傳送到邏輯門409的輸入之一,該邏輯門409被顯示為OR門。只要PWN信號為開或該信號的延遲形式保持為開,則輸出411將為開。由于延遲的形式可被延遲小于時鐘周期的數(shù)量,所以PWM信號可以具有不是時鐘頻率n倍的時間分辨率。
由圖4中的裝置產(chǎn)生的幾個示例性相關(guān)波形被顯示在圖5中。a0表示直接在可編程PWM 401的輸出處產(chǎn)生的PWM信號。如圖4中所示,第二信號C表示通過選擇器408傳送的信號的略微延遲的形式。得到的PWM信號保持為開一個可以以T時鐘/n的增量變化的時間量。所經(jīng)歷的具體延遲取決于響應(yīng)來自微處理器410的指令由選擇器408選擇的延遲。延遲鎖定環(huán)路406維持在延遲元件402-405中每個的合適延遲,以使延遲可獨立于溫度和過程變化而被控制。
雖然上面描述了本發(fā)明的優(yōu)選實施例,但是各種其他修改或添加對于本領(lǐng)域的技術(shù)人員而言將是明顯的。這些修改打算由附加于此的權(quán)利要求書來覆蓋。
權(quán)利要求
1.用于在電子設(shè)備中增加時鐘的時間分辨率的裝置;所述裝置包括第一延遲元件,其具有用于接收輸入信號的輸入,并將該輸入信號延遲一個第一時間量以產(chǎn)生輸出信號;第二延遲元件,用于將所述輸出信號延遲一個所述時鐘周期的預(yù)定部分以產(chǎn)生第二輸出信號;反饋通路,用于將所述第二輸出信號傳送到所述第一延遲元件的所述輸入,以及反相器,用于將所述輸出信號或所述第二輸出信號反相。
2.如權(quán)利要求1所述的裝置,其中第一延遲元件包括可編程延遲元件。
3.如權(quán)利要求2所述的裝置,其中所述第二延遲元件包括與用于選擇多個延遲元件之一的選擇器相結(jié)合的多個第三延遲元件。
4.如權(quán)利要求3所述的裝置,還包括連接到選擇器和可編程延遲元件的微處理器,用于將適當(dāng)?shù)难舆t編程到可編程延遲元件中,以及用于從所述第三延遲元件之一選擇輸出以反饋至所述可編程延遲的輸入。
5.如權(quán)利要求4所述的裝置,還包括連接到所述第三延遲元件的延遲鎖定環(huán)路,以使得由所有的所述第三延遲元件引入的總延遲等于所述時鐘的周期。
6.用于從時鐘中產(chǎn)生脈寬調(diào)制(PWM)信號的裝置,該時鐘具有比所述PWM信號的分辨率更低的分辨率,所述裝置包括用于延遲輸入信號第一預(yù)定數(shù)量以產(chǎn)生第一輸出信號的第一延遲元件,用于延遲第一輸出信號第二預(yù)定數(shù)量以產(chǎn)生第二輸出信號的第二延遲元件,以及用于執(zhí)行關(guān)于所述第一和第二輸出的邏輯功能的邏輯門。
7.如權(quán)利要求6所述的裝置,其中所述邏輯門是OR門或與AND門。
8.如權(quán)利要求7所述的裝置,其中所述第二延遲元件包括多個第三延遲元件和用于選擇所述第三延遲元件之一的輸出的選擇器。
9.如權(quán)利要求8所述的裝置,其中所述第三延遲元件被串聯(lián)布置,以使由所有的所述第三延遲元件引入的總延遲等于一個時鐘周期,該時鐘還被配置以驅(qū)動第一延遲元件。
10.如權(quán)利要求9所述的裝置,還包括用于維持每個所述第三延遲元件的適當(dāng)延遲的延遲鎖定環(huán)路。
11.一種產(chǎn)生脈寬調(diào)制(PWM)信號的方法,所述方法包括在OR門接收第一信號和第二信號,第二信號是從多個第三信號中選擇的,所述多個第三信號的每個等于所述第一信號的延遲形式,所述延遲等于T/n,其中n是用于每個所述第三信號的不同整數(shù)的所選擇的一個,以及T是時鐘信號。
12.如權(quán)利要求11所述的方法,還包括將延遲鎖定環(huán)路連接至多個延遲元件以產(chǎn)生所述第三信號。
13.如權(quán)利要求11所述的方法,其中原始信號被延遲一個預(yù)編程的數(shù)量并隨后被延遲具有相等值的多個延遲。
全文摘要
公開了一種高分辨率脈寬調(diào)制(PWM)或壓控輸出(DCO)發(fā)生器。通過經(jīng)由一系列延遲來延遲產(chǎn)生的信號,分辨率被提高超過電路時鐘的分辨率,所有這些由延遲鎖定環(huán)路控制。該延遲是時鐘周期的一小部分,因此提供了大于電路時鐘的分辨率的分辨率。
文檔編號H03K3/03GK1802791SQ200480016109
公開日2006年7月12日 申請日期2004年6月8日 優(yōu)先權(quán)日2003年6月11日
發(fā)明者Q·M·李, D·吉安諾波洛斯 申請人:皇家飛利浦電子股份有限公司