專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在由多個(gè)源極和基板分離的MOS晶體管構(gòu)成的各種半導(dǎo)體集成電路中，抑制其動(dòng)作速度離差的技術(shù)。
背景技術(shù)：
由MOS晶體管構(gòu)成的半導(dǎo)體集成電路，伴隨著制造工藝的精細(xì)化而導(dǎo)致晶體管耐壓能力的下降，以及從節(jié)電的需要出發(fā)要求能在更低的電壓中動(dòng)作。可是，一般地說，由于晶體管的臨界值電壓、氧化膜厚、遷移率、加工精度這些制造工藝的離差以及環(huán)境溫度的變化等，愈是進(jìn)行低電壓動(dòng)作，半導(dǎo)體集成電路的動(dòng)作速度離差就愈大。這種動(dòng)作速度離差，引起半導(dǎo)體集成電路的合極率下降，帶來(lái)制造成本的增加。
作為降低由制造工藝造成的臨界值電壓的離差的方法，例如，有特開平9-129831號(hào)公報(bào)揭示的晶體管的基板電壓控制技術(shù)。該技術(shù)是通過控制MOS晶體管的基板電位，使臨界值電壓接近預(yù)先設(shè)定的電壓值。
公式1表示出MOS晶體管的臨界值電壓Vt和基板電位Vb的系。
Vt＝Vto+γ(√(α-Vb))…(公式1)在所述公式1中，Vto、α、γ是與制造工藝的理想結(jié)果對(duì)應(yīng)的常數(shù)。Vb是MOS晶體管的源極和基板的電壓差，稱作“基板電位”。由公式1可知如果將基板電位Vb控制成負(fù)電壓，臨界值電壓Vt就增大；而如果將基板電位Vb控制成正電壓，臨界值電壓Vt就減小?，F(xiàn)在使用圖14，簡(jiǎn)述臨界值電壓Vt的離差與基板電位Vb的控制電壓的關(guān)系。首先分析對(duì)于臨界值電壓Vt的離差范圍為(V1-～V1+)來(lái)說，將臨界值電壓Vt控制成全都成為所定值V1時(shí)的情況。這時(shí)，如果在臨界值電壓Vt為所定值V1時(shí)將基板電位Vb設(shè)定為0V；為離差下限值V1-時(shí)將基板電位Vb設(shè)定為V-(V)；為離差上限值V1+時(shí)將基板電位Vb設(shè)定為V+(V)。那么，就能將臨界值電壓Vt調(diào)整成所定值V1。作為電路結(jié)構(gòu)，只要反饋控制基板電位Vb，以便作為基準(zhǔn)電壓生成所定值V1，使MOS晶體管的臨界值電壓Vt，成為該所定值V1即可。
這樣，根據(jù)所述的現(xiàn)有技術(shù)，采用在此展示的結(jié)構(gòu)后，可以抑制臨界值電壓Vt的離差。
可是，采用MOS晶體管的半導(dǎo)體集成電路的動(dòng)作速度離差，除了這種臨界值電壓Vt外，還會(huì)由氧化膜厚、遷移率、加工精度這些制造工藝的離差以及半導(dǎo)體集成電路的環(huán)境溫度的變化以及動(dòng)作電源電壓的精度離差而造成。
下面，簡(jiǎn)述MOS晶體管電路的動(dòng)作速度離差。
MOS晶體管電路的動(dòng)作速度(延遲時(shí)間)可用公式2表示。
τ＝C·Vdd/Ids…(公式2)在所述公式2中，τ是邏輯門等MOS晶體管電路的延遲時(shí)間，C是負(fù)載電容，Vdd是MOS晶體管電路的動(dòng)作電源電壓，Ids是在該動(dòng)作電源電壓之下的MOS晶體管電路的飽和電流值。所以，為使MOS晶體管電路的動(dòng)作速度一定，抑制Ids的離差，就成為一個(gè)重要課題。
然而，一般地說，MOS晶體管電路的飽和電流值的計(jì)算式，可用公式3表示。
Ids＝(1/2)μCox(W/L)(Vdd-Vt)2…(公式3)在所述公式3中，Ids是MOS晶體管的飽和電流值，μ是遷移率，Cox是單位面積的柵極電容，W是柵極寬、L是柵極長(zhǎng)、Vdd是MOS晶體管電路的動(dòng)作電源電壓，Vt是MOS晶體管的臨界值電壓。
由公式3可知作為造成MOS晶體管的飽和電流Ids離差的主要原因，除了臨界值電壓Vt的離差之外，還有離子注入量精度造成的遷移率μ的離差、柵極氧化膜厚精度造成的柵極電容Cox的離差、加工精度造成的W/L的離差等，還可以舉出動(dòng)作時(shí)的環(huán)境溫度造成的臨界值電壓Vt的變動(dòng)及遷移率μ的變動(dòng)。
在此，使用圖13(a)、(b)及(c)，講述各種離差引起的MOS晶體管的飽和電流Ids的變動(dòng)。
圖13(a)表示在公式3中只有臨界值電壓Vt變動(dòng)時(shí)的動(dòng)作電源電壓Vdd與MOS晶體管的飽和電流Ids的特性。對(duì)于所定的中電壓的臨界值電壓Vt來(lái)說，臨界值電壓Vt較大時(shí)，曲線向動(dòng)作電源電壓Vdd的正方向移動(dòng)，在動(dòng)作電源電壓Vdd作用下MOS晶體管的飽和電流Ids值減小。另一方面，反之，臨界值電壓Vt較小時(shí)，曲線向動(dòng)作電源電壓Vdd的負(fù)方向移動(dòng)，在動(dòng)作電源電壓Vdd作用下MOS晶體管的飽和電流Ids增大。
圖13(b)是在所述公式3中的值μCox(W/L)變動(dòng)時(shí)的動(dòng)作電源電壓Vdd與MOS晶體管的飽和電流Ids的特性。對(duì)于中等程度的值μCox(W/L)來(lái)說，值μCox(W/L)較大時(shí)，拋物線的斜率增大，在動(dòng)作電源電壓Vdd作用下MOS晶體管的飽和電流Ids值增大。另一方面，反之，值μCox(W/L)較小時(shí)，拋物線的斜率變小，在動(dòng)作電源電壓Vdd1作用下MOS晶體管的飽和電流Ids值減少。
圖13(c)表示在環(huán)境溫度變動(dòng)時(shí)的動(dòng)作電源電壓Vdd與MOS晶體管的飽和電流Ids的特性。在所述公式3中，遷移率μ及臨界值電壓Vt，具有溫度特性，一般地說，溫度增高后，遷移率μ及臨界值電壓Vt都要減少。這樣，在比較高的動(dòng)作電源電壓Vdd1的影響下，溫度增高后，遷移率μ減少的影響變大，所以MOS晶體管的飽和電流Ids增大?？墒?，在比較低的動(dòng)作電源電壓Vdd2的影響下，溫度增高后，臨界值電壓Vt減少的影響變大，所以MOS晶體管的飽和電流Ids增大。這樣，對(duì)于溫度變動(dòng)而言，飽和電流值Ids就由于動(dòng)作電源電壓值Vdd的差異而表現(xiàn)出相反的特性。
對(duì)于所定的中電壓的臨界值電壓Vt來(lái)說，臨界值電壓Vt較大時(shí)，曲線向動(dòng)作電源電壓Vdd的正方向移動(dòng)，在動(dòng)作電源電壓Vdd作用下值減小。另一方面，反之，臨界值電壓Vt較小時(shí)，曲線向動(dòng)作電源電壓Vdd的負(fù)方向移動(dòng)，在動(dòng)作電源電壓Vdd作用下MOS晶體管的飽和電流Ids增大。
因此，我們可以知道MOS晶體管的飽和電流Ids的特性，除了臨界值電壓之外，還有諸多因素造成其離差，僅靠所述現(xiàn)有技術(shù)公布的抑制臨界值電壓的離差的技術(shù)，并不能充分抑制MOS晶體管的動(dòng)作速度離差。

發(fā)明內(nèi)容
基于以上原因，本發(fā)明的目的，是在半導(dǎo)體集成電路中，不僅抑制臨界值電壓Vt，而且還有效地抑制例如遷移率μ、單位面積的柵極電容Cox、柵極寬W與柵極長(zhǎng)L之比W/L的變動(dòng)等MOS晶體管的制造工藝的離差，以及盡管在動(dòng)作時(shí)環(huán)境溫度發(fā)生變化，但也能有效地抑制具有MOS晶體管的主電路的動(dòng)作速度的離差，提高半導(dǎo)體集成電路的合格率，以及提高動(dòng)作速度規(guī)格。
為了達(dá)到所述的目的，在本發(fā)明中，將構(gòu)成主回路的MOS晶體管實(shí)際飽和電流值其本控制為一定值，抑制該離差本身，從而提高半導(dǎo)體集成電路的動(dòng)作速度規(guī)格。
具體地說，本發(fā)明的半導(dǎo)體集成電路，包括由多個(gè)源極電位和基板電位分離的MOS構(gòu)造的晶體管構(gòu)成，接受所定動(dòng)作電源電壓后動(dòng)作的主電路，和控制構(gòu)成所述主電路的各MOS晶體管的基板電位的控制電路。所述基板電位控制電路，設(shè)定在所述主電路的所述動(dòng)作電源電壓值之下的所述MOS晶體管的目標(biāo)飽和電流值，控制所述主電路的各MOS晶體管的基板電位，以便使在所述主電路的所述動(dòng)作電源電壓值之下的所述MOS晶體管的實(shí)際飽和電流值與所述目標(biāo)飽和電流值一致。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，在所述主電路的所定動(dòng)作電源電壓在所定的動(dòng)作電壓范圍內(nèi)變動(dòng)時(shí)，所述主電路的MOS晶體管的目標(biāo)飽和電流值，與所述動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有比例關(guān)系。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，在所述主電路的所定動(dòng)作電源電壓在所定的動(dòng)作電壓范圍內(nèi)變動(dòng)時(shí)，所述主電路的MOS晶體管的目標(biāo)飽和電流值，與所述動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有1次函數(shù)的關(guān)系。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，所述主電路，具有多個(gè)動(dòng)作電源電壓范圍；所述主電路的MOS晶體管的目標(biāo)飽和電流值，在所述主電路的各動(dòng)作電源電壓范圍的每一個(gè)中，與動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有1次函數(shù)的關(guān)系。所述目標(biāo)飽和電流值和動(dòng)作電源電壓值的1次函數(shù)的關(guān)系，在各動(dòng)作電源電壓范圍的每一個(gè)中都互不相同。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，所述基板電位控制電路，在構(gòu)成所述主電路的MOS晶體管中，控制nMOS晶體管的基板電位或pMOS晶體管的基板電位。
本發(fā)明的半導(dǎo)體集成電路，包括由多個(gè)源極電位和基板電位分離的MOS構(gòu)造的晶體管構(gòu)成，接受所定動(dòng)作電源電壓后動(dòng)作的主電路；和控制構(gòu)成所述主電路的各MOS晶體管的基板電位，以便使在所述主電路的所述動(dòng)作電源電壓值之下的所述MOS晶體管的實(shí)際飽和電流值與目標(biāo)飽和電流值一致的控制電路。所述基板電位控制電路包括恒電流發(fā)生電路，內(nèi)置MOS晶體管、具有按照所述內(nèi)置MOS晶體管的基板電位變化的電流一電壓變換特性、將所述恒電流發(fā)生電路發(fā)生的恒電流值變換成電壓值的電流一電壓變換電路，控制所述電流一電壓變換電路的基板電位、以便使由所述恒電流發(fā)生電路變換的恒電流值與所述主電路的所定動(dòng)作電源電壓值相等的差動(dòng)反大電路；將構(gòu)成所述主電路的各MOS晶體管的基板電位，控制成與受所述差動(dòng)反大電路控制的所述電流一電壓變換電路的基板電位相等。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，在所述主電路的所定動(dòng)作電源電壓在所定的動(dòng)作電壓范圍內(nèi)變動(dòng)時(shí)，所述恒電流發(fā)生電路的恒電流值，與所述動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有比例關(guān)系。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，在所述主電路的所定動(dòng)作電源電壓在所定的動(dòng)作電壓范圍內(nèi)變動(dòng)時(shí)，所述恒電流發(fā)生電路的恒電流值，與所述動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有1次函數(shù)的關(guān)系。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，所述主電路，具有多個(gè)動(dòng)作電源電壓范圍；所述恒電流發(fā)生電路的恒電流值，在所述主電路的各動(dòng)作電源電壓范圍的每一個(gè)中，與動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有1次函數(shù)的關(guān)系；所述恒電流發(fā)生電路的恒電流值和動(dòng)作電源電壓值的1次函數(shù)的關(guān)系，在各動(dòng)作電源電壓范圍的每一個(gè)中都互不相同。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，所述恒電流發(fā)生電路，發(fā)生多種恒電流值，從該多種恒電流值中選擇1個(gè)后輸出。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，所述恒電流發(fā)生電路，以離差比例小于構(gòu)成所述主電路的MOS晶體管的實(shí)際飽和電流值的離差比例，發(fā)生恒電流。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，所述恒電流發(fā)生電路，具有減小發(fā)生的恒電流值的離差的調(diào)整電路。
本發(fā)明的半導(dǎo)體集成電路，包括由多個(gè)MOS構(gòu)造的晶體管構(gòu)成，接受動(dòng)作電源電壓后動(dòng)作的主電路；控制給予所述主電路的動(dòng)作電源電壓的電源電壓控制電路；所述電源電壓控制電路，設(shè)定所述主電路的MOS晶體管的目標(biāo)飽和電流值，控制給予所述主電路的動(dòng)作電源電壓的電壓值，以便使所述主電路的MOS晶體管的實(shí)際飽和電流值與所述目標(biāo)飽和電流值一致。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，所述主電路的MOS晶體管的目標(biāo)飽和電流值，是在構(gòu)成所述主電路的MOS晶體管中，nMOS晶體管的目標(biāo)飽和電流值、pMOS晶體管的目標(biāo)飽和電流值或該nMOS及pMOS晶體管的兩的平均值。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，所述主電路的MOS晶體管的目標(biāo)飽和電流值，與給予所述主電路的動(dòng)作電源電壓具有1次函數(shù)的關(guān)系。
本發(fā)明的特征在于在所述半導(dǎo)體集成電路中，所述主電路，具有多個(gè)動(dòng)作電源電壓范圍；所述主電路的MOS晶體管的目標(biāo)飽和電流值，在所述主電路的各動(dòng)作電源電壓范圍的每一個(gè)中，與動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有1次函數(shù)的關(guān)系；所述主電路的MOS晶體管的目標(biāo)飽和電流值和動(dòng)作電源電壓值的1次函數(shù)的關(guān)系，在各動(dòng)作電源電壓范圍的每一個(gè)中都互不相同。
綜上所述，在本發(fā)明中，主電路的MOS晶體管的動(dòng)作速度(延遲時(shí)間)，是MOS晶體管的飽和電流的函數(shù)，在主電路動(dòng)作時(shí)，基板電位控制電路控制MOS晶體管的基板電位，使MOS晶體管的實(shí)際飽和電流與目標(biāo)飽和電流值一致。因此，即使有起因于MOS晶體管的制造工藝的離差而存在臨界值電壓及遷移率μ、單位面積的柵極電容Cox、柵極寬W與柵極長(zhǎng)L之比W/L的變動(dòng)，或者在主電路動(dòng)作時(shí)環(huán)境溫度發(fā)生變化，也能將由于這些變動(dòng)及變化本來(lái)要變動(dòng)的MOS晶體管的飽和電流，基本控制成所述目標(biāo)值，所以能夠有效地控制主電路的MOS晶體管的動(dòng)作速度的離差。
另外，在本發(fā)明中，由公式2可知MOS晶體管的動(dòng)作速度，與動(dòng)作電源電壓Vdd和MOS晶體管電路的實(shí)際飽和電流值Ids的關(guān)系(Vdd/Ids)成正比。但由于即使主電路的動(dòng)作電源電壓變動(dòng)，目標(biāo)飽和電流值也與該變動(dòng)成正比地變更，所以還能有效地抑制MOS晶體管的動(dòng)作速度對(duì)主電路的動(dòng)作電源電壓的變動(dòng)產(chǎn)生的離差。
特別是在本發(fā)明中，因?yàn)閷⒛繕?biāo)飽和電流值和主電路的動(dòng)作電源電壓的關(guān)系，設(shè)定成一次函數(shù)的關(guān)系，所以可以使主電路的動(dòng)作速度基本上為一定值，可以更加有效地抑制動(dòng)作速度的離差。這種效果，對(duì)于存儲(chǔ)器及多級(jí)層疊邏輯電路特別有效。
進(jìn)而，在本發(fā)明中，在主電路的動(dòng)作電源電壓范圍按照其動(dòng)作模式存在多個(gè)時(shí)，對(duì)該各動(dòng)作電源電壓范圍的每一個(gè)，都將目標(biāo)飽和電流值和主電路的動(dòng)作電源電壓的關(guān)系，設(shè)定成一次函數(shù)的關(guān)系，所以可以使主電路的動(dòng)作電源電壓范圍的每一個(gè)，都有效地抑制其動(dòng)作速度的離差。這種效果，對(duì)于動(dòng)作電源電壓在各種動(dòng)作模式中不同的主電路特別有效。
加之，在本發(fā)明中，因?yàn)閷?duì)于未被控制時(shí)的MOS晶體管的飽和電流的離差比例而言，目標(biāo)飽和電流值的離差比例較小，所以可以獲得能夠?qū)⒅麟娐返膭?dòng)作速度的離差抑制得很小的效果。
另外，在本發(fā)明中，因?yàn)榫哂袦p小目標(biāo)飽和電流值的離差的調(diào)整電路，所以可以利用該調(diào)整電路，將目標(biāo)飽和電流值的離差抑制得更小，將主電路的動(dòng)作速度的離差抑制得更小。
進(jìn)而，在本發(fā)明中，即使存在起因于主電路具有的MOS晶體管的制造離差，單位面積的柵極電容及柵極寬、遷移率等各種離差，也能使延遲時(shí)間一定，可以進(jìn)行較小的余量設(shè)計(jì)，所以不必象現(xiàn)有技術(shù)那樣考慮遷移率等各種離差，將主電路的動(dòng)作電源電壓設(shè)定得很高，可以采用只確保較小的電源余量的動(dòng)作電源電壓，可以在主電路的低電壓下動(dòng)作，進(jìn)一步節(jié)省電力。特別是在本發(fā)明中，對(duì)與主電路的各動(dòng)作模式對(duì)應(yīng)的各動(dòng)作電源電壓范圍的每一個(gè)，都設(shè)定成較小的電源余量的動(dòng)作電源電壓，所以主電路的低電壓下的動(dòng)作，在所有的動(dòng)作模式中都能進(jìn)行，可以進(jìn)行更節(jié)電的動(dòng)作。


圖1是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的基本結(jié)構(gòu)的圖形。
圖2示出目標(biāo)飽和電流值和主電路的動(dòng)作電源電壓的關(guān)系，(a)是表示在主電路的動(dòng)作電壓范圍內(nèi)目標(biāo)飽和電流值一定時(shí)值的的圖形，(b)是表示在主電路的動(dòng)作電壓范圍內(nèi)目標(biāo)飽和電流值與動(dòng)作電源電壓存在比例關(guān)系的圖形，(c)是表示在主電路的動(dòng)作電壓范圍內(nèi)目標(biāo)飽和電流值具有所定的偏置電流與動(dòng)作電源電壓存在比例關(guān)系的圖形，(d)是表示主電路的動(dòng)作電源電壓范圍有2個(gè)時(shí)的圖形。
圖3是表示該實(shí)施方式的半導(dǎo)體集成電路具有的基板電位控制電路的具體結(jié)構(gòu)的圖形。
圖4是表示該半導(dǎo)體集成電路具有的主電路的具體結(jié)構(gòu)例的圖形。
圖5是表示根據(jù)其基板電位控制構(gòu)成該半導(dǎo)體集成電路的主電路的nMOS晶體管的實(shí)際飽和電流的基板電位控制電路的圖形。
圖6是表示根據(jù)其基板電位控制構(gòu)成該半導(dǎo)體集成電路的主電路的pMOS晶體管的實(shí)際飽和電流的基板電位控制電路的圖形。
圖7(a)是具有該基板電位控制電路的恒電流發(fā)生電路的內(nèi)部結(jié)構(gòu)的圖形，該圖(b)是表示該恒電流發(fā)生電路的第1變形示例的圖形，該圖(c)是表示該恒電流發(fā)生電路的第2變形示例的圖形，該圖(d)是表示該恒電流發(fā)生電路的第3變形示例的圖形。
圖8示出該恒電流發(fā)生電路的恒電流值和主電路的動(dòng)作電源電壓的關(guān)系，該圖(a)是表示在主電路的動(dòng)作電壓范圍內(nèi)恒電流值一定時(shí)值的圖形，該圖(b)是表示在主電路的動(dòng)作電壓范圍內(nèi)恒電流值與動(dòng)作電源電壓存在比例關(guān)系的圖形，該圖(c)是表示在主電路的動(dòng)作電壓范圍內(nèi)恒電流值具有所定的偏置電流與動(dòng)作電源電壓存在比例關(guān)系的圖形，該圖(d)是表示主電路的動(dòng)作電源電壓范圍有2個(gè)時(shí)的圖形。
圖9(a)是表示具有輸出電流值的調(diào)整功能的恒電流發(fā)生電路的內(nèi)部結(jié)構(gòu)的圖形，該圖(b)是表示該恒電流發(fā)生電路的第1變形示例的圖形。
圖10表示控制構(gòu)成主電路的nMOS晶體管的壓的基板電位控制電路具有的電流一電壓變換電路的結(jié)構(gòu)，該圖(a)是表示基本結(jié)構(gòu)的圖形，該圖(b)是表示第1變形示例的圖形，該圖(c)是表示第2變形示例的圖形。
圖11(a)是表示將構(gòu)成主電路的MOS晶體管的實(shí)際飽和電流作為一定值時(shí)，對(duì)溫度等各種離差因素而言的該MOS晶體管的基板電位和主電路的動(dòng)作電源電壓關(guān)系的圖形；該圖(b)是表示將電流一電壓變換電路具有的MOS晶體管的飽和電流作為一定值時(shí)，對(duì)溫度等各種離差因素而言，該電流一電壓變換電路追求的該MOS晶體管的基板電位和輸出電壓的圖形。
圖12表示構(gòu)成主電路的pMOS晶體管用的基板電位控制電路的電流一電壓變換電路的結(jié)構(gòu)，該圖(a)是表示基本結(jié)構(gòu)的圖形，該圖(b)是表示第1變形示例的圖形，該圖(c)是表示第2變形示例的圖形。
圖13表示MOS晶體管中的電源電壓與飽和電流的特性，該圖(a)表示臨界值電壓變動(dòng)時(shí)的特性，該圖(b)表示μCox(W/L)(μ是遷移率、Cox是單位面積的柵極電容、W及L是各MOS晶體管的柵極寬及柵極長(zhǎng))變動(dòng)時(shí)的特性，該圖(c)表示環(huán)境溫度變動(dòng)時(shí)的特性。
圖14表示MOS晶體管的臨界值電壓與基板電位的關(guān)系的圖形。
圖15是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路的基本結(jié)構(gòu)的圖形。
圖16是表示該實(shí)施方式的半導(dǎo)體集成電路具有的電源電壓控制電路的內(nèi)部結(jié)構(gòu)的圖形。
圖17是表示該電源電壓控制電路的具體結(jié)構(gòu)示例的圖形。
圖18是表示該電源電壓控制電路10的其它具體結(jié)構(gòu)示例的圖形圖19是表示該電源電壓控制電路的具體結(jié)構(gòu)另外的其它具體結(jié)構(gòu)示例的圖形。
具體實(shí)施例方式
下面參照附圖，講述本發(fā)明的實(shí)施方式的半導(dǎo)體集成電路。
(第1實(shí)施方式)圖1表示本實(shí)施方式的半導(dǎo)體集成電路的結(jié)構(gòu)。在該圖中，2是主電路，在接受動(dòng)作電源電壓Vdd后動(dòng)作，并且其構(gòu)成中包括多個(gè)MOS晶體管(圖中未示出)。這些MOS晶體管，其各自的源極和基板不電連接，源極電位和基板電位分離。
另外，1是基板電位控制電路，被給予所述主電路2的電源電壓Vdd的信息和在該動(dòng)作電源電壓Vdd下動(dòng)作的目標(biāo)飽和電流值Ids的信息。該基板電位控制電路1，控制構(gòu)成主電路2的MOS晶體管的基板電位Vb，以便使在主電路2的動(dòng)作電源電壓Vdd下的主電路2的MOS晶體管的實(shí)際飽和電流，成為所述被給予的目標(biāo)飽和電流值Ids。
這樣，由于基板電位控制電路1，控制基板電位Vb，使主電路2的MOS晶體管的實(shí)際飽和電流始終成為目標(biāo)飽和電流值Ids。所以即使存在MOS晶體管的制造工藝的離差，以及出現(xiàn)溫度變動(dòng)，主電路2也能以一定的動(dòng)作速度動(dòng)作。
因此，在本實(shí)施方式中，其特征在于通過控制基板電位，從而抑制決定所述公式2所示的延遲時(shí)間τ的MOS晶體管電路的飽和電流值Ids的離差本身。
圖2(a)～(d)，示出圖1所示的半導(dǎo)體集成電路中主電路2的動(dòng)作電源電壓Vdd和目標(biāo)飽和電流值Ids的關(guān)系的各種變化。
圖2(a)表示將MOS晶體管的目標(biāo)飽和電流值I ds與主電路2的動(dòng)作電源電壓Vdd毫無(wú)關(guān)系地作為一定值的示例。如所述公式2所示，假定MOS晶體管的目標(biāo)飽和電流值Ids是一定值時(shí)，MOS晶體管電路的延遲時(shí)間τ，就與動(dòng)作電源電壓Vdd成比例地增大?？墒牵谥麟娐?的電源電壓的精度高時(shí)，延遲離散小，所以本實(shí)施方式非常有效。
圖2(b)表示將MOS晶體管的目標(biāo)飽和電流值Ids與主電路2的動(dòng)作電源電壓Vdd的關(guān)系作為比例關(guān)系的示例。，本關(guān)系具有如下特殊效果即使主電路2的動(dòng)作電源電壓Vdd變化，也能使主電路2的動(dòng)作速度基本上一定。由所述公式2可知為了使MOS晶體管電路的動(dòng)作速度一定，就要減少M(fèi)OS晶體管的飽和電流值Ids的離差。這是毫無(wú)疑問的，但最好如公式5所示，將與動(dòng)作電源電壓Vdd具有比例關(guān)系的飽和電流值Ids作為目標(biāo)值。
Ids＝k·Vdd…(公式5)在公式5中，Ids是MOS晶體管的飽和電流值，k是常數(shù)，Vdd是主電路2的動(dòng)作電源電壓。將公式5代入公式2后，延遲時(shí)間τ就成為C/k，可知它不依賴MOS晶體管的特性離散及溫度變動(dòng)，更不依賴動(dòng)作電源電壓Vdd，可以獲得一定的動(dòng)作速度。但公式2是對(duì)變換器電路等單純的邏輯電路有效的近似式。
在存儲(chǔ)器及多級(jí)迭加的邏輯電路等中，延遲時(shí)間τ不僅影響多級(jí)迭加的MOS晶體管的飽和電流，而且還影響ON電阻。所以如圖2(c)所示，在每個(gè)電路中，可以對(duì)動(dòng)作電源電壓的變動(dòng)而言，為獲得該一定的動(dòng)作速度而設(shè)定最佳的1次函數(shù)的關(guān)系。圖2(c)示出將MOS晶體管的目標(biāo)飽和電流值Ids和主電路2的動(dòng)作電源電壓Vdd的關(guān)系，作為添加偏置電流Ids0后的比例關(guān)系的示例。
圖2(d)示出主電路2具有多個(gè)(在該圖中是2個(gè))不同的動(dòng)作電源電壓范圍時(shí)，在第1及第2的各動(dòng)作電源電壓范圍中，目標(biāo)飽和電流值Ids與主電路2的動(dòng)作電源電壓Vdd存在1次函數(shù)的關(guān)系，而且，該各動(dòng)作電源電壓范圍中的1次函數(shù)的關(guān)系(1次函數(shù)的斜率)互不相同的例子。給予主電路2的動(dòng)作電源電壓Vdd，例如有2種，對(duì)各動(dòng)作電源電壓Vdd而言，動(dòng)作速度規(guī)格不同時(shí)，如果設(shè)定成圖2(d)所示的曲線關(guān)系，在電力消耗方面，特別是在削減晶體管的漏電流方面，就更加有效。
圖3示出圖1所示的半導(dǎo)體集成電路中的具體結(jié)構(gòu)示例。圖3所示的半導(dǎo)體集成電路，和圖1一樣，包括基板電位控制電路1和主電路2。
而且，所述基板電位控制電路1，包括恒電流發(fā)生電路1-1、基板電位發(fā)生電路1-2及電流-電壓變換電路1-3。電流-電壓變換電路1-3內(nèi)置MOS晶體管，變更其基板電位Vb后，可以變更電流-電壓變換特性。恒電流發(fā)生電路1-1，輸出恒電流Id，將該恒電流Id向所述電流-電壓變換電路1-3輸入。電流-電壓變換電路1-3，將該恒電流Id變換成電壓Vd后，向基板電位發(fā)生電路1-2輸出。基板電位發(fā)生電路1-2接收主電路2的動(dòng)作電源電壓Vdd和所述電流-電壓變換電路1-3的變換電壓Vd，對(duì)電流-電壓變換電路1-3輸出基板電位Vb的信號(hào)，以便使該動(dòng)作電源電壓Vdd和變換電壓Vd一致；電流-電壓變換電路1-3根據(jù)接收的該基板電位變更電流-電壓變換特性?；咫娢话l(fā)生電路1-2發(fā)生的基板電位Vb，作為構(gòu)成主電路2的MOS晶體管的基板電位Vb，被供給主電路2。
圖3所示的基板電位控制電路I，對(duì)構(gòu)成主電路2的nMOS晶體管及pMOS晶體管的兩者的基板電位控制都有效。下面，為了使講述簡(jiǎn)化，將構(gòu)成主電路2的nMOS晶體管和構(gòu)成主電路2的pMOS晶體管分開后進(jìn)行講述。
首先，使用圖4講述主電路2的內(nèi)部結(jié)構(gòu)例。該圖示出用多個(gè)變換器電路I1、I2…構(gòu)成主電路2時(shí)的情況。2n-1～2n-2表示源極電位和基板電位分離的nMOS晶體管，2p-1～2p-2表示源極電位和基板電位分離的pMOS晶體管。nMOS晶體管2n-1～2n-2和pMOS晶體管2p-1～2p-2分別被給與電位Vbn和Vbp。如前所述的公式1所示，nMOS晶體管2n-1～2n-2的臨界值電壓Vtn，可以通過控制基板電位Vbn變更，而pMOS晶體管2p-1～2p-2的臨界值電壓Vtp，則可以通過控制基板電位Vbp變更。這樣，值Ids(n)及pMOS晶體管2p-1～2p-2的飽和電流值Ids(p)也可以分別通過控制基板電位Vbn、Vbp變更。
接著，圖5示出表示控制主電路2的nMOS晶體管2n-1～2n-2的飽和電流的基板電位控制電路1-1的內(nèi)部結(jié)構(gòu)例的半導(dǎo)體集成電路。圖5和圖1一樣，由具有nMOS晶體管2n-1～2n-2的主電路2和該主電路2的nMOS晶體管2n-1～2n-2用的基板電位控制電路1n構(gòu)成。基板電位控制電路1n，包括恒電流源(恒電流發(fā)生電路)1n-1、運(yùn)算放大器(差動(dòng)放大器)1n-2、電流-電壓變換電路1n-3。由恒電流源1n-1輸出的恒電流Idn，被給予電流-電壓變換電路1n-3。該電流-電壓變換電路1n-3，根據(jù)所定的電流-電壓變換特性，將所述恒電流源1n-1輸出的恒電流Idn變換成電壓Vdm。所述運(yùn)算放大器1n-2，接收由所述電流-電壓變換電路1n-3變換的變換電壓Vdn和主電路2的動(dòng)作電源電壓Vdd，控制電流-電壓變換電路1n-3的基板電位Vbn，以便使這兩電壓Vdn、Vdd一致，同時(shí)還將該控制的基板電位Vbn作為主電路2的nMOS晶體管2n-1～2n-2的基板電位Vbn，供給主電路2。
所述電流-電壓變換電路In-3，由nMOS晶體管3n-1構(gòu)成。該nMOS晶體管3n-1，其基板電位Vbn和動(dòng)作電源電壓Vdd之間的特性，最好與在主電路2中使用的nMOS晶體管2n-1～2n-2相等。例如，在構(gòu)成主電路2的nMOS晶體管2n-1～2n-2中，設(shè)其柵極長(zhǎng)L為0.13um、動(dòng)作電源電壓Vdd為1.5V、W/L＝3um/0.13um時(shí)，其飽和電流值Ids(n)是2mA后，作為在電流-電壓變換電路1n-3中使用的nMOS晶體管3n-1，最好使用W/L＝3um/0.13um的尺寸的產(chǎn)品。所述電流-電壓變換電路1n-3的nMOS晶體管3n-1，其柵極和漏極被直接連接，從其漏極側(cè)流過在恒電流源電路1n-1中產(chǎn)生的恒電流Idn。該恒電流值Idn，因?yàn)樵谒鰯?shù)值例示中，構(gòu)成主電路2的nMOS晶體管2n-1～2n-2的飽和電流值Ids(n)是2mA@1.5V，所以作為目標(biāo)飽和電流值，設(shè)定該2mA@1.5V。
運(yùn)算放大器1n-2，控制電流-電壓變換電路1n-3的nMOS晶體管3n-1的基板電位Vbn，以便使由電流-電壓變換電路1n-3輸出的變換電壓Vdn與主電路2的動(dòng)作電源電壓Vdd相等。受到這種控制的基板電位Vbn，作為構(gòu)成主電路2的nMOS晶體管2n-1～2n-2的基板電位Vbn，還供給主電路2。這樣，主電路2的nMOS晶體管2n-1～2n-2的基板電位Vbn受到控制，從而使動(dòng)作電源電壓Vdd＝1.5V時(shí)的主電路2的nMOS晶體管2n-1～2n-2的實(shí)際飽和電流值Ids(n)成為2mA。在恒電流源1n-1的恒電流Idn不依賴動(dòng)作電源電壓Vdd的變動(dòng)，保持一定電流時(shí)，主電路2的nMOS晶體管2n-1～2n-2的實(shí)際飽和電流值Ids(n)，不依賴動(dòng)作電源電壓Vdd，被控制成恒定值。
接著，根據(jù)圖6講述旨在控制構(gòu)成主電路2的pMOS晶體管2p-1～2p-2的飽和電流的基板電位控制電路1的結(jié)構(gòu)。
圖6和圖1一樣，由具有pMOS晶體管2p-1～2p-2的主電路2和該pMOS晶體管2p-1～2p-2用的基板電位控制電路1p構(gòu)成。基板電位控制電路1p，由恒電流源(恒電流發(fā)生電路)1p-1、運(yùn)算放大器(差動(dòng)放大器)1p-2、內(nèi)部具有pMOS晶體管3p-1的電流-電壓變換電路1p-3構(gòu)成。由恒電流源1p-1輸出的恒電流Idp，被給予電流-電壓變換電路1p-3。運(yùn)算放大器1p-2，控制電流-電壓變換電路1n-3的基板電位Vbp，以便使由所述電流-電壓變換電路1n-3變換的變換電壓Vdp和主電路2的動(dòng)作電源電壓Vdd一致，同時(shí)還將該控制的基板電位Vbp作為主電路2的pMOS晶體管2p-1～2p-2的基板電位Vbn，供給主電路2。
在所述電流-電壓變換電路1p-3中，pMOS晶體管3p-1，其基板電位Vbp和飽和電流值Ids(p)的關(guān)系特性，最好與構(gòu)成主電路2的pMOS晶體管2p-1～2p-2的特性相等。例如，在構(gòu)成主電路2的pMOS晶體管2p-1～2p-2中，設(shè)其柵極長(zhǎng)L為0.13um、動(dòng)作電源電壓Vdd為1.5V、W/L＝3um/0.13um時(shí)，其飽和電流值Ids(p)是2mA后，作為在電流-電壓變換電路1p-3中使用的pMOS晶體管3p-1，最好使用W/L＝3um/0.13um的尺寸的產(chǎn)品。電流-電壓變換電路1p-3的pMOS晶體管3p-1，其柵極和漏極被直接連接，從其源極側(cè)流過在恒電流源電路1p-1中產(chǎn)生的恒電流Idp。該恒電流值Idp，因?yàn)橹麟娐?的pMOS晶體管2p-1～2p-2的飽和電流值Ids(p)在所述數(shù)值例示中是1mA，所以作為目標(biāo)飽和電流值，設(shè)定1mA@1.5V。
在基板電位控制電路1p中，運(yùn)算放大器1p-2，控制電流-電壓變換電路1p-3的pMOS晶體管3p-1的基板電位Vbp，以便電流-電壓變換電路1p-3的變換電壓Vdp與動(dòng)作電源電壓Vdd相等，受到這種控制的基板電位Vbp，作為主電路2的pMOS晶體管2p-1～2p-2的基板電位Vbp，還供給主電路2。這樣，在主電路2中，其基板電位Vbp受到控制，從而使在動(dòng)作電源電壓Vdd＝1.5V時(shí)，pMOS晶體管2p-1～2p-2的實(shí)際飽和電流值Ids(p)成為1mA。在恒電流源1p-1的恒電流Idp不依賴動(dòng)作電源電壓Vdd的變動(dòng)，保持一定電流時(shí)，不依賴主電路2的動(dòng)作電源電壓Vdd的變動(dòng)，其pMOS晶體管2p-1～2p-2的飽和電流Ids(p)，被控制成恒定值。
(基板電位控制電路的恒電流發(fā)生電路的變形例)圖7(a)～(d)，示出基板電位控制電路1的恒電流發(fā)生電路1-1的各種變形示例。這些恒電流發(fā)生電路，在所述恒電流發(fā)生電路1n-1、1p-1的任何一個(gè)中都能使用。
圖7(a)的恒電流發(fā)生電路1-1a，是在包含主電路2的動(dòng)作電源電壓Vdd在內(nèi)的動(dòng)作電源電壓范圍內(nèi)，將目標(biāo)飽和電流值Ids始終控制為一定值的電路示例。本電路的動(dòng)作電源電壓和恒電流發(fā)生電路1-1a的恒電流值Id(目標(biāo)飽和電流值)的關(guān)系，如圖8(a)所示。圖7(a)的恒電流發(fā)生電路1-1a，由基準(zhǔn)電壓發(fā)生電路11、運(yùn)算放大器21、電阻值為R的電阻器31及2個(gè)pMOS晶體管41、42構(gòu)成。在兩pMOS晶體管41、42的源極，供給大于動(dòng)作電源電壓Vdd的高電壓Vo，一個(gè)pMOS晶體管41與所述電阻器31的一端連接，該電阻器31的另一端接地。另一個(gè)pMOS晶體管42的漏極，是本電路1-1a是輸出端。運(yùn)算放大器21，控制pMOS晶體管41的柵極，以便使與電阻器31的接地端不同的一端的電壓值，和基準(zhǔn)電壓發(fā)生電路11輸出電壓值Vr相等。由于pMOS晶體管41、42是相等的尺寸，雙方的pMOS晶體管41、42流過同一值的電流，所以pMOS晶體管42輸出Id＝Vr/R的恒電流Id。
圖7(b)～(d)，示出恒電流發(fā)生電路1-1b～1-1d的其它變形示例。它們采用不將輸出的、即目標(biāo)飽和電流值Ids始終設(shè)定為一定值，而是隨著主電路2的動(dòng)作電源電壓Vdd的變化而變更，作為多種，選擇其中一個(gè)與主電路2的實(shí)際的動(dòng)作電源電壓Vdd對(duì)應(yīng)的恒電壓值后輸出的結(jié)構(gòu)。
即圖7(b)的恒電流發(fā)生電路1-1b，表示出對(duì)主電路2的動(dòng)作電源電壓范圍而言，目標(biāo)飽和電流值Ids與主電路2的動(dòng)作電源電壓Vdd的關(guān)系成正比的電路示例。本電路的動(dòng)作電源電壓Vdd與目標(biāo)飽和電流(恒電流發(fā)生電路1-1a的恒電流值Id)的關(guān)系，如圖8(b)所示。
圖7(b)的恒電流發(fā)生電路1-1b，由運(yùn)算放大器21、電阻值為R的電阻器31、2個(gè)pMOS晶體管41、42及2個(gè)nMOS晶體管51、52構(gòu)成。向電阻器31的一端，供給主電路2的動(dòng)作電源電壓Vdd。向pMOS晶體管41、42的源極，供給大于動(dòng)作電源電壓Vdd的高電壓Vo，向兩nMOS晶體管51、52的源極，供給所定負(fù)電壓-Vs。運(yùn)算放大器21，控制兩nMOS晶體管51、52的柵極，以便使電阻器31的另一端成為接地電位Vss、即成為0V。由于在這2個(gè)nMOS晶體管51、52是相等的尺寸，pMOS晶體管41、42也為相等的尺寸時(shí)，這些所有的晶體管流過同一值的電流，所以pMOS晶體管42輸出Id＝Vr/R的電流Id。圖7(b)所示的電路，目標(biāo)飽和電流值Ids與主電路2的動(dòng)作電源電壓Vdd，成為正比關(guān)系。
圖7(c)的恒電流發(fā)生電路1-1c，是表示出對(duì)主電路2的動(dòng)作電源電壓范圍而言，使目標(biāo)飽和電流值Ids與主電路2的動(dòng)作電源電壓Vdd的關(guān)系成為一次函數(shù)的電路示例。本電路的電源電壓與飽和電流的關(guān)系，如圖8(c)所示。
圖7(c)的恒電流發(fā)生電路1-1c，與圖7(b)的電路大致相等。但在圖7(b)中，運(yùn)算放大器21的輸入是接地電位Vss，而在圖7(c)中，卻供給-V1的負(fù)電壓。在這一點(diǎn)上，它們是不同的。這樣，在圖7(c)中，運(yùn)算放大器21控制nMOS晶體管51、52的柵極，使電阻31的另一端成為負(fù)電壓-V1。由于在nMOS晶體管51、52為相同尺寸，pMOS晶體管41、42也為相等的尺寸時(shí)，在所有這些晶體管中，全部流過同一值的電流，所以pMOS晶體管42輸出Id＝(Vdd+V1)/R的電流Id。
圖7(d)的恒電流發(fā)生電路1-1d，表示出對(duì)主電路的2種以上的不同的動(dòng)作電源電壓范圍的每一個(gè)，目標(biāo)飽和電流值Ids和主電路2的動(dòng)作電源電壓值的關(guān)系都是比例關(guān)系，而且該比例關(guān)系(1次函數(shù)的斜率)在各動(dòng)作電源電壓范圍相互之間不同的電路例。本電路的動(dòng)作電源電壓與飽和電流的關(guān)系，如圖8(d)所示。
圖7(d)的恒電流發(fā)生電路1-1d，在圖7(b)的電路基礎(chǔ)上，追加了具有電阻值R1、R2(R1＜R2＝的2個(gè)電阻器32、33和2個(gè)開關(guān)61、62。第1的動(dòng)作電源電壓范圍為高電壓范圍時(shí)，只有電阻器32側(cè)的開關(guān)61導(dǎo)通；第2的動(dòng)作電源電壓范圍為低電壓范圍時(shí)，只有電阻器33側(cè)的開關(guān)62導(dǎo)通。這樣，在第1的動(dòng)作電源電壓范圍時(shí)，可以獲得Id＝Vdd/R1的恒電流Id；而在第2的動(dòng)作電源電壓范圍時(shí)，可以獲得Id＝Vdd/R2的恒電流Id。因?yàn)镽1＜R2，所以可以獲得圖8(d)所示的特性。
將以上講述的圖7(a)～(d)所示的恒電流發(fā)生電路1-1a～1-1d，作為圖3的恒電流發(fā)生電路1-1給與后，就可以實(shí)現(xiàn)圖2(a)～(d)所示的各種關(guān)系。
在本發(fā)明中，如果不使MOS晶體管電路的目標(biāo)飽和電流值的離差比例小于實(shí)際飽和電流值的離差比例，就沒有定義?？墒?，由半導(dǎo)體制造工藝形成的電阻，通常由工藝結(jié)果形成20％左右的離差，所以還需要在電路上下功夫。
圖9(a)及(b)示出具有可以將目標(biāo)飽和電流值Ids的絕對(duì)精度進(jìn)一步提高的調(diào)整電路的恒電流發(fā)生電路。
圖9(a)示出可以通過使電阻值的絕對(duì)精度高精度化，從而調(diào)整輸出電流的恒電流發(fā)生電路。該圖(a)和圖7(b)大致相等，但電阻器34成為可變電阻器。該可變電阻器(調(diào)整電路)34，可通過調(diào)整系數(shù)α，變成任意的電阻值。所以，由pMOS晶體管42輸出的恒電流Id，成為Id＝Vdd/αR，即使電阻器34的電阻值R本身存在離差，也可以通過調(diào)整系數(shù)α，使目標(biāo)飽和電流值Ids更加高精度化。
另外，圖9(b)示出可以利用2個(gè)pMOS晶體管41、42’的電流比A，調(diào)整恒電流值Id的結(jié)構(gòu)。2個(gè)pMOS晶體管41、42’間的柵極寬W的尺寸比，設(shè)定成1∶A，系數(shù)A可以調(diào)整。這樣，由可以調(diào)整柵極寬W的pMOS晶體管42，輸出的恒電流值Id，就成為Id＝A·Vdd/R，即使電阻器31的電阻值R本身存在離差，也可以通過調(diào)整系數(shù)A，使目標(biāo)飽和電流值Ids更加高精度化。由具有這種電流比的兩個(gè)pMOS晶體管41、42’，構(gòu)成減小恒電流值的離差的調(diào)整電路90。
以上，講述了在電流-電壓變換電路1-3中，使用在主電路2中使用的MOS晶體管，對(duì)該MOS晶體管的飽和電流值Ids進(jìn)行電壓變換的方法。但數(shù)mA的電流，持續(xù)流入構(gòu)成電流-電壓變換電路1-3的MOS晶體管，這對(duì)節(jié)電不利，而且在從時(shí)效的角度上說也非善策。本發(fā)明的電流-電壓變換電路追求的特性，決定所定的目標(biāo)飽和電流值時(shí)的主電路2的MOS晶體管的基板一動(dòng)作電源電壓(Vb-Vdd)特性和電流一電壓變換電路的Vb-Vd特性，對(duì)各種離差而言都基本相等，這成為重要的概念。
圖11(a)及(b)示出電流一電壓變換電路1n-3追求的特性。圖11(a)示出將目標(biāo)飽和電流值Ids(n)作為一定時(shí)，構(gòu)成主電路2的nMOS晶體管的基板電位Vbn和動(dòng)作電源電壓Vdd的關(guān)系。符號(hào)a表示在前已敘及的公式3中的臨界值電壓Vt大、μCox(W/L)小，或溫度高時(shí)的特性；符號(hào)b表示在前已敘及的公式3中的臨界值電壓Vt為中等、μCox(W/L)為中等，或溫度為中等時(shí)的特性；符號(hào)c表示在前已敘及的公式3中的臨界值電壓Vt小、μCox(W/L)大，或溫度低時(shí)的特性。表示出對(duì)于所定值的動(dòng)作電源電壓Vdd而言，對(duì)各種離差，必須將基板電位Vbn控制在V-～V+的范圍內(nèi)。
圖11(b)示出將目標(biāo)飽和電流值Ids(n)作為一定時(shí)，具有電流-電壓變換電路1n-3的nMOS晶體管的基板電位Vbn和輸出變換電壓Vdn的關(guān)系，對(duì)各種離差而言，只要實(shí)現(xiàn)和圖11(a)同等的特性即可。就是說，在所定值的變換電壓Vdn(Vdn＝Vdd)中，對(duì)各種離差而言，只要將基板電位Vbn控制在V-～V+的范圍內(nèi)即可。
因此，電流-電壓變換電路1n-3還可以置換成圖10(b)及(c)所示的結(jié)構(gòu)。圖10(a)再次揭示圖5所示的電流-電壓變換電路1n-3。如果是該圖10(a)的電路結(jié)構(gòu)，即能夠基本實(shí)現(xiàn)對(duì)圖11(a)所示的各種離差而言的Vbn-Vdn特性的結(jié)構(gòu)，那么電流-電壓變換電路1n-3采用哪個(gè)結(jié)構(gòu)都行。
MOS晶體管的飽和電流特性，如公式3所示，還依賴于值(W/L)。因此，將動(dòng)作電源電壓Vdd作為一定值時(shí)的目標(biāo)飽和電流值Ids，在本來(lái)的目標(biāo)飽和電流值是Ids(n)時(shí)，將電流-電壓變換電路1n-3的MOS晶體管的柵極長(zhǎng)L由本來(lái)的0.13um增大10倍，成為1.3um后，即使Ids＝(1/10)Ids(n)，電流-電壓變換電路1n-3的Vbn-Vdn特性也沒有變化，可以代用。但是，由于對(duì)(W/L)的離差而言的相對(duì)精度不同，所以如圖10(b)所示，采用將3um/0.13um的尺寸的n MOS晶體管71～74…層疊10級(jí)的結(jié)構(gòu)，使實(shí)效的柵極長(zhǎng)L＝1.3um。從特性方面上看，這是最好的。實(shí)際上，由于遷移率μ隨著電流密度的不同而不同，所以對(duì)圖10(a)的裸特性，往往產(chǎn)生特性上的差異。這時(shí)，如圖10(c)所示，通過插入電阻器35，可以使特性基本一致。
圖12(b)、(c)示出pMOS晶體管用的基板電位控制電路的電流-電壓變換電路的各種電路結(jié)構(gòu)示例。它們都具有將pMOS晶體管81～84…層疊10級(jí)的結(jié)構(gòu)。這些圖與前文敘及的圖10(b)、(c)的動(dòng)作相同，故在此不再贅述。
(第2實(shí)施方式)下面，講述本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路。
圖15示出本實(shí)施方式的半導(dǎo)體集成電路的簡(jiǎn)要結(jié)構(gòu)。在前述圖1所示的第1實(shí)施方式中，設(shè)置基板電位控制電路1，通過MOS晶體管的基板電位控制，控制決定所述公式2所示的延遲時(shí)間τ的MOS晶體管的飽和電流值Ids的離差本身。而在本實(shí)施方式中，則通過控制給予主電路2的動(dòng)作電源電壓Vdd，抑制該飽和電流值Ids的離差。
就是說，在圖15中，10是電源電壓控制電路，給予主電路2包含的MOS晶體管的目標(biāo)飽和電流值Ids的信息。所述電源電壓控制電路10，控制主電路2的動(dòng)作電源電壓Vdd，以便使主電路2內(nèi)的MOS晶體管的實(shí)際飽和電流成為所述被給予的目標(biāo)飽和電流值Ids。主電路2，例如具有前文敘及的圖4的內(nèi)部結(jié)構(gòu)。
圖16示出所述電源電壓控制電路10的具體的結(jié)構(gòu)例。圖16所示的半導(dǎo)體集成電路，與圖15一樣，具有電源電壓控制電路10和主電路2。所述電源電壓控制電路10，包括恒電流發(fā)生電路10-1、電源電壓發(fā)生電路10-2及電流-電壓變換電路10-3。恒電流發(fā)生電路10-1，輸出與目標(biāo)飽和電流值Ids相等的恒電流Ids，將該恒電流Id輸入給電流-電壓變換電路10-3。該電流-電壓變換電路10-3，將來(lái)自恒電流發(fā)生電路10-1的恒電流Ids變換成電壓Vd后，作為參照電壓，向電源電壓發(fā)生電路10-2輸出。電源電壓發(fā)生電路10-2，將與來(lái)自所述電流-電壓變換電路10-3的參照電壓Vd相同電壓值的電壓低阻抗化后，作為動(dòng)作電源電壓Vdd輸出。所述電源電壓發(fā)生電路10-2產(chǎn)生的動(dòng)作電源電壓Vdd，被供給主電路2。
這樣，在本實(shí)施方式中，由于電源電壓控制電路10控制主電路2的動(dòng)作電源電壓Vdd，使主電路2內(nèi)的MOS晶體管的實(shí)際飽和電流值終始成為目標(biāo)飽和電流值Ids。所以，即使主電路2內(nèi)的MOS晶體管的制造工藝的離差造成MOS晶體管的遷移率及臨界值電壓Vt出現(xiàn)離差，或者出現(xiàn)溫度變動(dòng)時(shí)，也能有效抑制主電路2的MOS晶體管的動(dòng)作速度的離差。
圖17示出所述電源電壓控制電路10的具體結(jié)構(gòu)。該圖所示的電源電壓控制電路10n，由恒電流源(恒電壓發(fā)生電路)10n-1、用n MOS晶體管13n-1構(gòu)成的電流-電壓變換電路10n-3和用運(yùn)算放大器構(gòu)成的電源電壓發(fā)生電路10n-2構(gòu)成。構(gòu)成所述電流-電壓變換電路10n-3的nMOS晶體管13n-1，用與主電路2具有的nMOS晶體管(圖中未示出)具有同一特性的晶體管構(gòu)成。與來(lái)自所述恒電流源10n-1的目標(biāo)飽和電流值Ids相等的恒電流Idn，在電流-電壓變換電路10n-3的作用下，被變換成電壓Vdn；電源電壓發(fā)生電路10n-2，將與該電壓Vdn相同電壓值的電壓，低阻抗化后，作為動(dòng)作電源電壓Vdd供給主電路2。該電源電壓控制電路10n，由于電流-電壓變換電路10n-3用n MOS晶體管13n-1構(gòu)成，所以是在起因于構(gòu)成主電路2的MOS晶體管中的n MOS晶體管的驅(qū)動(dòng)能力，構(gòu)成判別路徑時(shí)特別有效的結(jié)構(gòu)。
圖18示出所述圖16所示的電源電壓控制電路10的其它具體結(jié)構(gòu)，特別是在起因于構(gòu)成主電路2的MOS晶體管中的p MOS晶體管的驅(qū)動(dòng)能力，構(gòu)成判別路徑時(shí)有效的結(jié)構(gòu)。
即在圖18所示的電源電壓控制電路10p中，電流-電壓變換電路10p-3，用與主電路2具有的pMOS晶體管(圖中未示出)具有同一特性的晶體管pMOS晶體管13p-1構(gòu)成。其它結(jié)構(gòu)都與圖17所示的電源電壓控制電路10n相同，所以對(duì)相同部分賦予相同的符號(hào)并且添附符號(hào)p后，不再贅述。
圖19示出所述圖16所示的電源電壓控制電路10的另外的其它具體結(jié)構(gòu)，特別是在起因于構(gòu)成主電路2的MOS晶體管中的nMOS晶體管及pMOS晶體管的兩驅(qū)動(dòng)能力，構(gòu)成判別路徑時(shí)有效的結(jié)構(gòu)。
即在圖19所示的電源電壓控制電路10p中，電流-電壓變換電路10np-3，用與主電路2具有的nMOS及pMOS晶體管(圖中未示出)具有同一特性的nMOS及pMOS的2個(gè)晶體管13n-1、13p-1的并聯(lián)電路構(gòu)成。這時(shí)，恒電流源10np-1供給的恒電流Idnp，是與nMOS晶體管的目標(biāo)飽和電流值Idsn相等的恒電流Idn和與pMOS晶體管電路的目標(biāo)飽和電流值Idsp相等的恒電流Idp的合計(jì)值，這時(shí)的目標(biāo)飽和電流值Ids，成為所述nMOS及pMOS晶體管13n-1、13p-1的兩目標(biāo)飽和電流值Idsn、Idsp的平均值。其它結(jié)構(gòu)都與圖17所示的電源電壓控制電路10n相同，所以對(duì)相同部分賦予相同的符號(hào)并且添附符號(hào)np后，不再贅述。
所述圖17～圖19所示的恒電流源10n-1、10p-1、10np-1的內(nèi)部結(jié)構(gòu)，例如可以采用前已敘及的圖7(b)或該圖(c)的結(jié)構(gòu)。在這些內(nèi)部結(jié)構(gòu)中，如圖8(b)及(c)所示，可以使供給的恒電流值Id與主電路2的動(dòng)作電源電壓Vdd的關(guān)系，成為一次函數(shù)。形成這種一次函數(shù)的關(guān)系后，由所述公式2及公式5可知延遲時(shí)間τ不依賴包括主電路2的MOS晶體管的臨界值電壓的變動(dòng)在內(nèi)的特性離差及溫度變動(dòng)或主電路2的動(dòng)作電源電壓Vdd，而被固定為所定值，主電路2的動(dòng)作速度成為一定值。這樣，由于可以對(duì)所述MOS晶體管的特性離差及溫度變動(dòng)等進(jìn)行較小的余量的設(shè)計(jì)，所以可以使設(shè)計(jì)容易，實(shí)現(xiàn)出廠產(chǎn)品的高合格率。進(jìn)而，伴隨著可以進(jìn)行較小的余量的設(shè)計(jì)，主電路2的動(dòng)作電源電壓Vdd，可以設(shè)定為考慮較小的電源余量的電壓，所以不必象現(xiàn)有技術(shù)那樣年，設(shè)計(jì)成考慮到MOS晶體管制造工藝的離差等的較大的余量的高電壓，可以用更低的動(dòng)作電源電壓Vdd使主電路2動(dòng)作，還能節(jié)省電力。
進(jìn)而，所述恒電流源10n-1、10p-1、10np-1的內(nèi)部結(jié)構(gòu)，例如還可以采用前已敘及的圖7(d)或圖9(a)、(b)的結(jié)構(gòu)。在這些內(nèi)部結(jié)構(gòu)中，如圖8(d)所示，可以使構(gòu)成主電路2的MOS晶體管的目標(biāo)飽和電流值Ids和在與主電路2的各動(dòng)作模式對(duì)應(yīng)的各動(dòng)作電源電壓范圍內(nèi)的動(dòng)作電源電壓Vdd的關(guān)系，成為一次函數(shù)的關(guān)系，而且還可以使該一次函數(shù)的斜率，在主電路2的動(dòng)作電源電壓范圍相互之間成為互不相同的關(guān)系。這時(shí)，由于可以對(duì)主電路2的每個(gè)動(dòng)作模式，只考慮較小的電源余量的動(dòng)作電源電壓Vdd，所以主電路2的低電壓動(dòng)作在所有的動(dòng)作模式中都能進(jìn)行，可以進(jìn)一步降低電力消耗。
綜上所述，本發(fā)明由于將構(gòu)成主電路2的MOS晶體管的實(shí)際飽和電流值控制成目標(biāo)飽和電流值，所以盡管存在MOS晶體管的臨界值電壓及單位面積的柵極電容、W/L比等制造工藝的離差以及環(huán)境溫度的變化，也能將主電路的動(dòng)作離差控制得很小，作為提高合格率及動(dòng)作速度的規(guī)格的半導(dǎo)體集成電路等，大有用處。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于包括由多個(gè)源極電位與基板電位分離的MOS構(gòu)造的晶體管構(gòu)成，接受所定動(dòng)作電源電壓后動(dòng)作的主電路；和控制構(gòu)成所述主電路的各MOS晶體管的基板電位的基板電位控制電路，所述基板電位控制電路，設(shè)定有在所述主電路的所述動(dòng)作電源電壓值之下的所述MOS晶體管的目標(biāo)飽和電流值，控制所述主電路的各MOS晶體管的基板電位，以便使在所述主電路的所述動(dòng)作電源電壓值之下的所述MOS晶體管的實(shí)際飽和電流值與所述目標(biāo)飽和電流值一致。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于在所述主電路的所定動(dòng)作電源電壓在所定的動(dòng)作電壓范圍內(nèi)變動(dòng)時(shí)，所述主電路的MOS晶體管的目標(biāo)飽和電流值，與所述動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有比例關(guān)系。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于在所述主電路的所定動(dòng)作電源電壓在所定的動(dòng)作電壓范圍內(nèi)變動(dòng)時(shí)，所述主電路的MOS晶體管的目標(biāo)飽和電流值，與所述動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有1次函數(shù)的關(guān)系。
4.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述主電路，具有多個(gè)動(dòng)作電源電壓范圍；所述主電路的MOS晶體管的目標(biāo)飽和電流值，在所述主電路的各動(dòng)作電源電壓范圍的每一個(gè)中，與動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有1次函數(shù)的關(guān)系；所述目標(biāo)飽和電流值與動(dòng)作電源電壓值之間的1次函數(shù)的關(guān)系，在各動(dòng)作電源電壓范圍的每一個(gè)中互不相同。
5.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述基板電位控制電路，在構(gòu)成所述主電路的MOS晶體管中，控制nMOS晶體管的基板電位或pMOS晶體管的基板電位。
6.一種半導(dǎo)體集成電路，其特征在于包括由多個(gè)源極電位與基板電位分離的MOS構(gòu)造的晶體管構(gòu)成，接受所定動(dòng)作電源電壓后動(dòng)作的主電路；和控制構(gòu)成所述主電路的各MOS晶體管的基板電位，以便使在所述主電路的所述動(dòng)作電源電壓值之下的所述MOS晶體管的實(shí)際飽和電流值與目標(biāo)飽和電流值一致的基板電位控制電路，所述基板電位控制電路，包括恒電流發(fā)生電路；內(nèi)置MOS晶體管，具有按照所述內(nèi)置MOS晶體管的基板電位而變化的電流-電壓變換特性，將所述恒電流發(fā)生電路發(fā)生的恒電流值變換成電壓值的電流-電壓變換電路；以及控制所述電流-電壓變換電路的基板電位，以便使由所述電流-電壓變換電路變換的電壓值與所述主電路的所定動(dòng)作電源電壓值相等的差動(dòng)放大電路，通過控制，使構(gòu)成所述主電路的各MOS晶體管的基板電位，與受所述差動(dòng)放大電路控制的所述電流-電壓變換電路的基板電位相等。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于在所述主電路的所定動(dòng)作電源電壓在所定的動(dòng)作電壓范圍內(nèi)變動(dòng)時(shí)，所述恒電流發(fā)生電路的恒電流值，與所述動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有比例關(guān)系。
8.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于在所述主電路的所定動(dòng)作電源電壓在所定的動(dòng)作電壓范圍內(nèi)變動(dòng)時(shí)，所述恒電流發(fā)生電路的恒電流值，與所述動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有1次函數(shù)的關(guān)系。
9.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于所述主電路，具有多個(gè)動(dòng)作電源電壓范圍；所述恒電流發(fā)生電路的恒電流值，在所述主電路的各動(dòng)作電源電壓范圍的每一個(gè)中，與動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有1次函數(shù)的關(guān)系；所述恒電流發(fā)生電路的恒電流值與動(dòng)作電源電壓值之間的1次函數(shù)的關(guān)系，在各動(dòng)作電源電壓范圍的每一個(gè)中互不相同。
10.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于所述恒電流發(fā)生電路，發(fā)生多種恒電流值，從該多種恒電流值中選擇1個(gè)后輸出。
11.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于所述恒電流發(fā)生電路，以離差比例小于構(gòu)成所述主電路的MOS晶體管的實(shí)際飽和電流值的離差比例，發(fā)生恒電流。
12.如權(quán)利要求11所述的半導(dǎo)體集成電路，其特征在于所述恒電流發(fā)生電路，具有減小發(fā)生的恒電流值的離差的調(diào)整電路。
13.一種半導(dǎo)體集成電路，其特征在于，包括由多個(gè)MOS構(gòu)造的晶體管構(gòu)成，接受動(dòng)作電源電壓后動(dòng)作的主電路；和控制給予所述主電路的動(dòng)作電源電壓的電源電壓控制電路，所述電源電壓控制電路，設(shè)定有所述主電路的MOS晶體管的目標(biāo)飽和電流值，控制給予所述主電路的動(dòng)作電源電壓的電壓值，以便使所述主電路的MOS晶體管的實(shí)際飽和電流值與所述目標(biāo)飽和電流值一致。
14.如權(quán)利要求13所述的半導(dǎo)體集成電路，其特征在于所述主電路的MOS晶體管的目標(biāo)飽和電流值，是在構(gòu)成所述主電路的MOS晶體管中，nMOS晶體管的目標(biāo)飽和電流值、pMOS晶體管的目標(biāo)飽和電流值、或該nMOS及pMOS晶體管的兩目標(biāo)飽和電流值的平均值。
15.如權(quán)利要求13或14所述的半導(dǎo)體集成電路，其特征在于所述主電路的MOS晶體管的目標(biāo)飽和電流值，與給予所述主電路的動(dòng)作電源電壓具有1次函數(shù)的關(guān)系。
16.如權(quán)利要求13或14所述的半導(dǎo)體集成電路，其特征在于所述主電路，具有多個(gè)動(dòng)作電源電壓范圍；所述主電路的MOS晶體管的目標(biāo)飽和電流值，在所述主電路的各動(dòng)作電源電壓范圍的每一個(gè)中，與動(dòng)作電壓范圍內(nèi)的動(dòng)作電源電壓值具有1次函數(shù)的關(guān)系；所述目標(biāo)飽和電流值與動(dòng)作電源電壓值之間的1次函數(shù)的關(guān)系，在各動(dòng)作電源電壓范圍的每一個(gè)中互不相同。
全文摘要
一種半導(dǎo)體集成電路，主電路(2)由源極和基板電位分離的MOS晶體管構(gòu)成?；咫娢豢刂齐娐?1)，控制主電路(2)的MOS晶體管的基板電位，以便使構(gòu)成主電路(2)的MOS晶體管的實(shí)際飽和電流值，成為在主電路(2)的動(dòng)作電源電壓(Vdd)之下的目標(biāo)飽和電流值(Ids)。所以，即使半導(dǎo)體集成電路的動(dòng)作電源電壓成為低電壓化，也能抑制動(dòng)作速度的離差。
文檔編號(hào)H03K19/003GK1698268SQ20048000003
公開日2005年11月16日 申請(qǐng)日期2004年2月19日 優(yōu)先權(quán)日2003年2月25日
發(fā)明者崎山史朗, 木下雅善, 炭田昌哉 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社