專利名稱：時(shí)鐘發(fā)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于減少電磁干擾(EMI)噪聲的擴(kuò)頻時(shí)鐘發(fā)生電路。
背景技術(shù)：
EMI噪聲是從電子設(shè)備中發(fā)射出的電磁噪聲。當(dāng)EMI噪聲增強(qiáng)時(shí)，對周圍設(shè)備有不良影響。因此，對每個(gè)頻帶都建立了規(guī)定電平。一般的數(shù)字電子設(shè)備通過具有規(guī)定頻率的時(shí)鐘進(jìn)行工作。該時(shí)鐘通常為矩形波，因此，不僅產(chǎn)生基波噪聲，而且還產(chǎn)生二次和高次諧波成分的噪聲。為了防止這些噪聲，需要有特殊的措施。
通常，模擬PLL(鎖相環(huán))電路被用作用于防止EMI噪聲的擴(kuò)頻時(shí)鐘發(fā)生電路。但是，頻率變動(dòng)的周期被增大，并且對基波的累積延遲增加。因此，模擬PLL電路不適合用于半導(dǎo)體集成電路。
因此，考慮對ASIC(專用集成電路)等的應(yīng)用，提出了圖4所示的擴(kuò)頻時(shí)鐘發(fā)生電路(例如參見PCT International PublicationWO00/45246)。參照圖4，延遲電路50由對輸入時(shí)鐘信號CLKIN級聯(lián)連接的延遲緩沖器51～54構(gòu)成。選擇電路60接收來自延遲電路50的延遲緩沖器51～54的時(shí)鐘輸出，選擇一個(gè)時(shí)鐘作為輸出時(shí)鐘CLKOUT?？刂齐娐?0接收通過如下方式得到的延遲時(shí)鐘來自末級延遲緩沖器54的時(shí)鐘輸出被延遲緩沖器71以選擇電路60的延遲量進(jìn)行延遲。控制電路70還利用規(guī)定的位信號控制選擇電路60的選擇工作。
在圖4所示的時(shí)鐘發(fā)生電路中，控制電路70向選擇電路60提供以規(guī)定周期循環(huán)的組合的位信號，時(shí)鐘周期隨組合的位信號增加或減小，因此，輸出時(shí)鐘CLKOUT的周期能夠增加或減小，頻譜分布可以擴(kuò)展。這使得EMI噪聲減小。
圖4的時(shí)鐘發(fā)生電路使用了具有多個(gè)輸出端子的延遲電路50。這樣，在選擇電路60的開關(guān)部分的后級的連接點(diǎn)(輸出點(diǎn))存在大的寄生電容負(fù)載。因此，必須增大用于驅(qū)動(dòng)輸出端子的延遲緩沖器51～54的驅(qū)動(dòng)能力。這導(dǎo)致諸如電路面積增加、功耗增大、由增大了的最小延遲步幅引起的波動(dòng)增加之類的種種問題。波動(dòng)意味著在防止EMI噪聲所要求的頻率調(diào)制范圍外進(jìn)行調(diào)制，并且影響時(shí)鐘性能。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種延遲電路的驅(qū)動(dòng)能力小、電路面積小、功耗低、延遲步幅小、并且時(shí)鐘波動(dòng)小的時(shí)鐘發(fā)生電路。
為達(dá)到上述目的，本發(fā)明提供了時(shí)鐘發(fā)生電路，該時(shí)鐘發(fā)生電路包含延遲電路，具有多個(gè)輸入端子和至少一個(gè)輸出端子，用于以不同的延遲時(shí)間對來自每個(gè)輸入端子的信號輸入進(jìn)行延遲，并從至少一個(gè)輸出端子輸出該延遲信號；選擇電路，用于接受輸入時(shí)鐘信號并選擇性地向延遲電路的輸入端子中的一個(gè)輸出該時(shí)鐘信號；以及控制電路，用于切換該選擇電路的選擇工作。在該時(shí)鐘發(fā)生電路中，通過控制電路依序切換選擇電路的選擇操作，從延遲電路的至少一個(gè)輸出端子輸出時(shí)鐘信號的周期被增大或減小并被進(jìn)行了調(diào)頻的調(diào)制時(shí)鐘信號。
優(yōu)選的是延遲電路包含多個(gè)級聯(lián)連接的、用作延遲元件的邏輯門，多個(gè)邏輯門中的至少兩個(gè)邏輯門的各自的一個(gè)輸入端子被用作多個(gè)輸入端子中的一個(gè)。
優(yōu)選的是選擇電路與輸入時(shí)鐘信號同步地切換選擇操作。
優(yōu)選的是延遲電路的多個(gè)邏輯門具有相同的延遲時(shí)間，并且在選擇電路中，與延遲電路的每個(gè)邏輯門相同的邏輯門被用作選擇延遲電路的多個(gè)輸入端子中一個(gè)的元件。
在本發(fā)明的時(shí)鐘發(fā)生電路中，控制電路可以切換選擇操作，使得選擇電路以規(guī)定的周期重復(fù)操作，以規(guī)定的順序循環(huán)使用輸入端子。
根據(jù)本發(fā)明，在延遲電路的輸入側(cè)選擇時(shí)鐘信號的延遲時(shí)間，而不是在延遲電路的輸出側(cè)選擇，因此減小了延遲電路的驅(qū)動(dòng)能力。這能夠使得電路面積減小、功耗減小和最小延遲步幅減小。因此可以進(jìn)行頻率調(diào)制而不會(huì)引起波動(dòng)問題。


圖1是說明本發(fā)明的時(shí)鐘發(fā)生電路的原理的框圖。
圖2是示出本發(fā)明第1實(shí)施例的時(shí)鐘發(fā)生電路的框圖。
圖3A和3B是說明圖2所示的時(shí)鐘發(fā)生電路的工作的時(shí)序圖。
圖4是示出現(xiàn)有的時(shí)鐘發(fā)生電路的框圖。
具體實(shí)施例方式
圖1是說明本發(fā)明的時(shí)鐘發(fā)生電路的原理的框圖。延遲電路10具有多個(gè)輸入端子。該延遲電路10以不同的延遲時(shí)間對來自輸入端子的信號進(jìn)行延遲，并且從至少一個(gè)輸出端子輸出被延遲的信號。選擇電路20接受輸入時(shí)鐘信號CLKIN，并且選擇性地向延遲電路10的多個(gè)輸入端子中的一個(gè)輸出該信號。控制電路30切換該選擇電路20的選擇操作。在圖1所示的情形中，控制電路30依序切換選擇電路20的選擇操作，由此，從延遲電路10的輸出端子輸出時(shí)鐘信號的周期被增大或減小、并被進(jìn)行了調(diào)頻的調(diào)制時(shí)鐘信號。
如上所述，能夠由選擇電路20在延遲電路10的輸入側(cè)切換時(shí)鐘信號，并且延遲電路10從至少一個(gè)輸出端子輸出調(diào)頻的時(shí)鐘信號。因此，延遲電路10中延遲緩沖器的輸出端子的寄生電容負(fù)載可以被抑制到最低值，并且可以減小延遲緩沖器的驅(qū)動(dòng)能力。換言之，只需要與接受輸出時(shí)鐘信號CLKOUT的后級電路匹配。在下面的實(shí)施例中對本發(fā)明進(jìn)行詳細(xì)敘述。
〔第1實(shí)施例〕圖2是示出本發(fā)明第1實(shí)施例的時(shí)鐘發(fā)生電路的具體框圖。延遲電路10由級聯(lián)連接的9個(gè)雙輸入NAND(與非)門11～19構(gòu)成。選擇電路20由4個(gè)雙輸入NAND門21～24構(gòu)成。選擇電路20中NAND門21～24各自的輸出端與延遲電路10中NAND門11、13、17和19各自的一個(gè)輸入端子連接。時(shí)鐘信號CLKIN輸入至選擇電路20中NAND門21～24各自的一個(gè)輸入端子，來自控制電路30(圖2中未示出)(包含移位寄存器和二進(jìn)制計(jì)數(shù)器)的控制信號IN1～I(xiàn)N4輸入至NAND門21～24各自的另一個(gè)輸入端子。在該時(shí)鐘發(fā)生電路中，延遲電路10中的NAND門11～19用作延遲元件。選擇電路20的NAND門21～24既用作延遲元件又用作開關(guān)。
NAND門11～19與NAND門21～24有相同的延遲時(shí)間?？紤]到輸出信號的工作，NAND門12、14、15、16、18各自的另一輸入端子被置為“H”電平(VDD)。但是，NAND門12、14、15、16、18各自的兩個(gè)輸入端子可以都與前級的NAND門的輸出端子連接。換言之，NAND門12、14、15、16、18可以是倒相器。
當(dāng)控制信號IN1～I(xiàn)N4中的一個(gè)為“H”電平(VDD)，其他的控制信號為“L”電平(GND)時(shí)，“H”電平的控制信號被輸入，從而打開選擇電路20的一個(gè)NAND門。這樣，時(shí)鐘信號通過該NAND門被輸入至延遲電路10的相應(yīng)的NAND門，并被延遲，從其輸出端子輸出。這時(shí)，時(shí)鐘信號所通過的NAND門的級數(shù)為偶數(shù)。因此，輸出時(shí)鐘信號CLKOUT是通過將輸入時(shí)鐘信號以輸入時(shí)鐘信號所通過的NAND門的級數(shù)進(jìn)行延遲而得到的。
例如，當(dāng)控制信號IN2為“H”電平，其他控制信號IN1、IN3、IN4為“L”電平時(shí)，輸入時(shí)鐘信號依序通過NAND門22、13、12、11，即通過4個(gè)NAND門成為輸出時(shí)鐘信號CLKOUT。另外，當(dāng)控制信號IN1為“H”電平，其他控制信號IN2～I(xiàn)N4為“L”電平時(shí)，輸入時(shí)鐘信號通過NAND門21和11，即通過2個(gè)NAND門成為輸出時(shí)鐘信號CLKOUT。在前者的情況下，輸入時(shí)鐘信號通過4個(gè)NAND門。因此，前者情況下的時(shí)鐘信號比后者情況下的延遲了2個(gè)NAND門。
如上所述，響應(yīng)于控制信號IN1～I(xiàn)N4，輸出時(shí)鐘信號CLKOUT有不同的延遲時(shí)間。當(dāng)用t表示一個(gè)NAND門的延遲時(shí)間時(shí)，選擇控制信號IN1會(huì)產(chǎn)生2t的延遲時(shí)間，選擇控制信號IN2會(huì)產(chǎn)生4t的延遲時(shí)間，選擇控制信號IN3會(huì)產(chǎn)生8t的延遲時(shí)間，選擇控制信號IN4會(huì)產(chǎn)生10t的延遲時(shí)間。
因此，為了用具有不同延遲時(shí)間的時(shí)鐘信號進(jìn)行調(diào)頻，可以與輸入時(shí)鐘信號CLKIN的上升沿同步地切換控制信號IN1～I(xiàn)N4。例如，當(dāng)按照IN1、IN2、IN3、IN4、IN4、IN3、IN2、IN1、IN1、…的順序重復(fù)切換控制信號時(shí)，得到圖3A、3B所示的時(shí)序圖。在圖3A、3B中，T表示輸入時(shí)鐘信號CLKIN的周期。這時(shí)，各個(gè)時(shí)鐘的周期的變化幅度(延遲步幅)是2t這一恒定值，輸出時(shí)鐘信號CLKOUT的周期變化(其倒數(shù)是頻率變化)，亦即其圖形，是三角波。通過改變延遲步幅，可以實(shí)現(xiàn)所希望的調(diào)頻圖形，例如鋸齒波、正弦波等。
根據(jù)第1實(shí)施例，由于不需要特別增強(qiáng)延遲電路10的各延遲元件的驅(qū)動(dòng)能力，所以不存在增加延遲電路10的電路面積的問題。因此，電流消耗也能降低。進(jìn)而，由于能夠抑制驅(qū)動(dòng)能力，所以可以減小最小延遲步幅，從而能夠避免時(shí)鐘波動(dòng)的問題。
〔第2實(shí)施例〕雖然第1實(shí)施例使用雙輸入NAND門作為延遲元件，但延遲元件不限于雙輸入NAND門，諸如NOR(或非)門的其他邏輯門也可以用作延遲元件。當(dāng)雙輸入NOR門被用作選擇電路20的延遲元件和開關(guān)時(shí)，通過將控制信號IN1～I(xiàn)N4中的一個(gè)設(shè)置成“L”電平，其控制信號被設(shè)置成“L”電平的雙輸入NOR門被打開，輸入至其他輸入端子的輸入時(shí)鐘信號被倒相和輸出。在第1實(shí)施例中，通過對選擇電路20的NAND門21～24設(shè)置與延遲電路10的NAND門11～19的延遲時(shí)間相同的延遲時(shí)間，得到了延遲元件級數(shù)的減少。但是，在不需要考慮減少級數(shù)的情形下，可以采用任意的延遲時(shí)間。例如，可以使用通常的模擬開關(guān)取代NAND門21～24。
權(quán)利要求
1.一種時(shí)鐘發(fā)生電路，其特征在于，包括延遲電路，具有多個(gè)輸入端子和至少一個(gè)輸出端子，用于以不同的延遲時(shí)間對來自每個(gè)輸入端子的信號進(jìn)行延遲，并從上述至少一個(gè)輸出端子輸出該延遲信號；選擇電路，用于接受輸入時(shí)鐘信號并選擇性地向上述延遲電路的輸入端子中的一個(gè)輸出該時(shí)鐘信號；以及控制電路，用于切換該選擇電路的選擇操作，其中，從上述延遲電路的至少一個(gè)輸出端子輸出時(shí)鐘信號的周期被增大或減小的調(diào)制時(shí)鐘信號。
2.如權(quán)利要求1所述的時(shí)鐘發(fā)生電路，其特征在于上述延遲電路包括多個(gè)級聯(lián)連接的、用作延遲元件的邏輯門，上述多個(gè)邏輯門中的至少兩個(gè)邏輯門的各自的一個(gè)輸入端子被用作上述多個(gè)輸入端子中的一個(gè)。
3.如權(quán)利要求1或2所述的時(shí)鐘發(fā)生電路，其特征在于上述選擇電路與輸入時(shí)鐘信號同步地切換選擇操作。
4.如權(quán)利要求2所述的時(shí)鐘發(fā)生電路，其特征在于上述延遲電路的上述多個(gè)邏輯門具有相同的延遲時(shí)間，在上述選擇電路中，與上述延遲電路的每個(gè)邏輯門相同的邏輯門被用作選擇上述延遲電路的多個(gè)輸入端子中的一個(gè)的元件。
5.如權(quán)利要求4所述的時(shí)鐘發(fā)生電路，其特征在于上述多個(gè)邏輯門是雙輸入與非門或雙輸入或非門。
6.如權(quán)利要求1至5中任一項(xiàng)所述的時(shí)鐘發(fā)生電路，其特征在于上述控制電路切換選擇操作，使得上述選擇電路以規(guī)定的周期重復(fù)操作，以規(guī)定的順序循環(huán)使用輸入端子。
全文摘要
時(shí)鐘發(fā)生電路包含延遲電路，該延遲電路具有多個(gè)輸入端子，以不同的延遲時(shí)間對來自每個(gè)輸入端子的信號輸入進(jìn)行延遲，并從至少一個(gè)輸出端子輸出該延遲信號；選擇電路，該選擇電路接受輸入時(shí)鐘信號并選擇性地向延遲電路的多個(gè)輸入端子中的一個(gè)輸出該時(shí)鐘信號；以及控制電路，該控制電路切換選擇電路的選擇操作。通過控制電路依序切換選擇電路的選擇操作，從延遲電路的至少一個(gè)輸出端子輸出時(shí)鐘信號的周期被增大或減小的調(diào)制時(shí)鐘信號。
文檔編號H03K5/159GK1617061SQ200410092950
公開日2005年5月18日 申請日期2004年11月11日 優(yōu)先權(quán)日2003年11月13日
發(fā)明者福島崇仁 申請人:川崎微電子股份有限公司