專利名稱：串行和并行之間的數(shù)據(jù)格式轉(zhuǎn)換器的制作方法
技術領域：
本發(fā)明涉及一種數(shù)據(jù)格式轉(zhuǎn)換器(data form converter)，用于將數(shù)據(jù)格式從串行轉(zhuǎn)換為并行或從并行轉(zhuǎn)換為串行。
背景技術：
LSI(大規(guī)模集成)技術已經(jīng)得到了顯著的發(fā)展，從而LSI中的工作時鐘已經(jīng)增加到幾百兆赫茲(MHz)，并且LSI之間的信號傳輸速率已經(jīng)增加到每秒幾吉比特(Gbps)。然而，在LSI中的工作速度和LSI之間的信號傳輸速率之間的差別較大。為了使LSI向/從外部輸出/輸入數(shù)據(jù)，可以將并行到串行(此后，由“并行-串行”表示)轉(zhuǎn)換器設置在LSI的輸出級，從而將LSI中的低速并行數(shù)據(jù)轉(zhuǎn)換為高速串行數(shù)據(jù)，以便將高速串行數(shù)據(jù)從LSI輸出到外部。而且，通過在LSI的輸入級設置串行到并行(此后，由“串行-并行”表示)轉(zhuǎn)換器，可以將高速串行數(shù)據(jù)從外部輸入到LSI的內(nèi)部。
為了滿足與在LSI和LSI的外部之間的數(shù)據(jù)輸入和輸出有關的要求，已經(jīng)提出了用于將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)的多個串行-并行轉(zhuǎn)換器和用于將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)的多個并行-串行轉(zhuǎn)換器。
日本專利申請待審公開No.11-98101公開了一種具有按照多級樹形結構連接的多個1∶2多路分解器(DEMUX)模塊的串行-并行轉(zhuǎn)換器(見段落 和 和圖4和5)。在每一級中，以諸如1∶2、1∶4、1∶8或1∶16的特定轉(zhuǎn)換率將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。因此，能夠以2的n次冪的轉(zhuǎn)換率執(zhí)行串行-并行轉(zhuǎn)換，其中n是大于0的整數(shù)。然而，這樣的傳統(tǒng)串行-并行轉(zhuǎn)換器不能夠以除了1∶2n比率之外的比率，將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。
日本專利申請待審公開No.2002-217742公開了一種串行-并行轉(zhuǎn)換器，具有第一級1∶2串行-并行轉(zhuǎn)換器，兩個第二級轉(zhuǎn)換部分和重定時電路。第一級1∶2串行-并行轉(zhuǎn)換器將輸入串行數(shù)據(jù)信號分為奇數(shù)信道數(shù)據(jù)信號和偶數(shù)信道數(shù)據(jù)信號，將其提供給第二級轉(zhuǎn)換部分的各個部分。第二級轉(zhuǎn)換部分的每一個包括兩個1∶2串行-并行轉(zhuǎn)換器和觸發(fā)器電路，向每一個均提供由分頻器產(chǎn)生的不同相位時鐘(見段落 - 和圖1)。將第二級轉(zhuǎn)換部分的輸出數(shù)據(jù)信號輸入到重定時電路以產(chǎn)生并行數(shù)據(jù)信號。
此外，分頻器與通/斷開關相連，通過該通/斷開關，使該分頻器以從兩個分頻率(frequency-division ratio)中所選擇的一個對輸入時鐘進行分頻。換句話說，串行-并行轉(zhuǎn)換器可以通過接通或斷開通/斷開關，有選擇地設置兩個分頻率。因此，此傳統(tǒng)串行-并行轉(zhuǎn)換器的優(yōu)點在于可以僅通過設計單個的轉(zhuǎn)換器，以兩個不同的比率來執(zhí)行串行-并行轉(zhuǎn)換。應該注意，轉(zhuǎn)換率的數(shù)量對應于由通/斷開關所提供的狀態(tài)的數(shù)量。
然而，在此傳統(tǒng)串行-并行轉(zhuǎn)換器中，由分頻器產(chǎn)生了多個分頻后的時鐘。因此，需要注意這些分頻后的時鐘之間的偏斜(skew)。例如，在不同的分頻后的時鐘上發(fā)生了數(shù)據(jù)傳送的位置處，第一和第二觸發(fā)器電路的建立和保持時間可能變得嚴格。因此，需要確保建立時間和保持時間具有充分的裕度。這使得更加難以設計串行-并行轉(zhuǎn)換器。
對于并行-串行轉(zhuǎn)換器，日本專利待審公開No.8-65173公開了一種具有彈性存儲器和分頻器的并行-串行轉(zhuǎn)換器，允許進行并行-串行轉(zhuǎn)換，而無需使用外部定時信號。更具體地，分頻器通過以固定的數(shù)值(4)，即頻率-頻率的分頻率＝1/4，對高速時鐘進行分頻來產(chǎn)生讀取時鐘。根據(jù)外部定時時鐘，將四比特輸入并行數(shù)據(jù)寫入到彈性存儲器中，并且根據(jù)該讀取時鐘從彈性存儲器中讀取。通過使用高速時鐘和讀取時鐘來產(chǎn)生并行-串行轉(zhuǎn)換定時脈沖。并行-串行轉(zhuǎn)換器使用并行-串行轉(zhuǎn)換定時脈沖和高速時鐘，以便將讀取的4比特并行數(shù)據(jù)轉(zhuǎn)換為高速串行數(shù)據(jù)(見段落 和圖1)。
在該傳統(tǒng)并行-串行轉(zhuǎn)換器中，分頻器以預定的頻率-頻率的分頻率對高速時鐘進行分頻。因此，該并行-串行轉(zhuǎn)換器也具有以下問題要轉(zhuǎn)換為串行數(shù)據(jù)的低速并行數(shù)據(jù)的比特數(shù)由分頻器的頻率-頻率的分頻率唯一確定。結果，為了以兩個不同的比率例如4∶1和5∶1來執(zhí)行并行-串行轉(zhuǎn)換，必須分別設計對應于這些比率的兩種并行-串行轉(zhuǎn)換器，因而增加了設計的工作負荷。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種以各種轉(zhuǎn)換率進行并行到串行或串行到并行轉(zhuǎn)換的數(shù)據(jù)格式轉(zhuǎn)換器。
根據(jù)本發(fā)明的一個方面，提出了一種用于將串行輸入數(shù)據(jù)轉(zhuǎn)換為并行輸出數(shù)據(jù)的串行到并行轉(zhuǎn)換器，其中串行輸入數(shù)據(jù)與輸入時鐘同步，包括分頻器，用于以可變分頻率對輸入時鐘進行分頻以產(chǎn)生單個的分頻后的時鐘；串行到并行轉(zhuǎn)換部分，用于將串行輸入數(shù)據(jù)轉(zhuǎn)換為n比特的并行數(shù)據(jù)，其中n是大于1的整數(shù)，并且根據(jù)可變分頻率來確定；以及同步部分，用于使n比特并行數(shù)據(jù)與單個的分頻后的時鐘同步以輸出并行輸出數(shù)據(jù)。
所述串行到并行轉(zhuǎn)換部分可以是數(shù)據(jù)移位電路，用于根據(jù)輸入時鐘對串行輸入數(shù)據(jù)進行移位以存儲n比特的串行輸入數(shù)據(jù)，并且將n比特的串行輸入數(shù)據(jù)并行地輸出到同步部分。
所述串行到并行轉(zhuǎn)換器還可以包括模式檢測器，用于從存儲在數(shù)據(jù)移位電路中的n比特的串行輸入數(shù)據(jù)中檢測預定的比特模式，其中，當已經(jīng)發(fā)現(xiàn)預定的比特模式時，預定模式檢測器產(chǎn)生復位信號，其中，當產(chǎn)生復位信號時，對分頻器進行復位以啟動其分頻操作，從而使同步部分輸出包括預定比特模式的并行輸出數(shù)據(jù)。
根據(jù)本發(fā)明的另一方面，提出了一種串行到并行轉(zhuǎn)換器，包括第一級串行到并行轉(zhuǎn)換部分，用于將串行輸入數(shù)據(jù)轉(zhuǎn)換為與第一級時鐘同步的N比特的并行數(shù)據(jù)，其中N是大于1的整數(shù)；分頻器，用于以可變分頻率對第一級時鐘進行分頻以產(chǎn)生單個的分頻后的時鐘；N個第二級串行到并行轉(zhuǎn)換部分，每一個接收N比特并行數(shù)據(jù)的N比特序列，其中，N個第二級串行到并行轉(zhuǎn)換部分中的每一個將相應的比特序列轉(zhuǎn)換為M比特的并行數(shù)據(jù)，其中，M是大于1的整數(shù)，并且根據(jù)可變分頻率來確定，其中，N個第二級串行到并行轉(zhuǎn)換部分中的每一個包括同步部分，用于使M比特的并行數(shù)據(jù)與單個的分頻后的時鐘同步，從而將N×M比特的同步并行數(shù)據(jù)作為并行輸出數(shù)據(jù)輸出。
根據(jù)本發(fā)明的一個方面，提出了一種用于將并行輸入數(shù)據(jù)轉(zhuǎn)換為串行輸出數(shù)據(jù)的并行到串行轉(zhuǎn)換器，其中串行輸出數(shù)據(jù)與輸出同步時鐘同步，包括分頻器，用于以可變的分頻率對輸出同步時鐘進行分頻以產(chǎn)生單個的分頻后的時鐘；并行數(shù)據(jù)存儲器，用于存儲并行輸入數(shù)據(jù)；并行數(shù)據(jù)讀取器，用于根據(jù)單個的分頻后的時鐘，從并行數(shù)據(jù)存儲器中讀取n比特的并行數(shù)據(jù)，其中n是大于1的整數(shù)，并且根據(jù)可變的分頻率來確定；以及并行到串行轉(zhuǎn)換部分，用于根據(jù)輸出同步時鐘將n比特的并行輸入數(shù)據(jù)轉(zhuǎn)換為輸出串行數(shù)據(jù)。
根據(jù)本發(fā)明的另一方面，提出了一種并行到串行轉(zhuǎn)換器，所述轉(zhuǎn)換器包括分頻器，用于以可變的分頻率對同步時鐘進行分頻以產(chǎn)生單個的分頻后的時鐘，其中同步時鐘從輸出同步時鐘中產(chǎn)生；多個第一并行到串行轉(zhuǎn)換部分，每一個用于轉(zhuǎn)換并行輸入數(shù)據(jù)的不同組的并行比特以產(chǎn)生比特序列；以及第二并行到串行轉(zhuǎn)換部分，用于根據(jù)同步時鐘來轉(zhuǎn)換從第一并行到串行轉(zhuǎn)換部分接收到的比特序列，以便根據(jù)輸出同步時鐘輸出串行輸出數(shù)據(jù)，其中每一個第一并行到串行轉(zhuǎn)換部分包括并行數(shù)據(jù)存儲器，用于存儲并行輸入數(shù)據(jù)的相應組的并行比特；并行數(shù)據(jù)讀取器，用于根據(jù)單個的分頻后的時鐘從并行數(shù)據(jù)存儲器中讀取n比特的并行數(shù)據(jù)，其中n是大于1的整數(shù)，并且根據(jù)可變的分頻率來確定；以及并行到串行轉(zhuǎn)換部分，用于根據(jù)同步時鐘將n比特的并行輸入數(shù)據(jù)轉(zhuǎn)換為比特序列。
如上所述，根據(jù)本發(fā)明，串行到并行或并行到串行轉(zhuǎn)換部分根據(jù)輸入時鐘和單個的分頻后的時鐘進行操作，所述單個的分頻后的時鐘由分頻部分利用可變的分頻率從輸入時鐘中產(chǎn)生。因此，通過設計單個的串行到并行或并行到串行轉(zhuǎn)換部分，可以針對不同比特數(shù)的并行數(shù)據(jù)執(zhí)行串行到并行或并行到串行轉(zhuǎn)換。因此，不必針對每一個比特數(shù)的并行數(shù)據(jù)而設計不同的串行到并行或并行到串行轉(zhuǎn)換器，從而極大地減小了設計工作負荷。
而且，由于可以對根據(jù)本發(fā)明的串行到并行或并行到串行轉(zhuǎn)換器進行構造以使其僅根據(jù)輸入時鐘和分頻后的時鐘進行操作，因此使電路結構簡單，從而使電路設計更為容易。
此外，根據(jù)本發(fā)明的一個實施例，分頻部分具有復位端子，用于輸入復位信號。因此，通過添加用于產(chǎn)生復位信號的同步模式檢測部分，當串行數(shù)據(jù)的輸入模式與同步模式匹配時，能夠輸出包括在輸出并行數(shù)據(jù)中的同步模式。
此外，根據(jù)本發(fā)明的另一實施例，可以在多級中設置串行到并行或并行到串行轉(zhuǎn)換器。因此，即使在形成高速數(shù)據(jù)格式轉(zhuǎn)換器的情況下，將部分電路設計為執(zhí)行高速操作就足夠了。這減小了整個電路的成本，并且還使增加電路的操作速度變得更為容易。此外，這樣的多級電路使多個電路組件具有要使用的相同電路結構，從而導致了設計工作負荷和設計時間的減少。


圖1是根據(jù)本發(fā)明第一實施例的串行-并行轉(zhuǎn)換器的方框圖；圖2是示出了如圖1所示的分頻部分的實例的電路圖；圖3是示出了如圖1所示的分頻部分的另一實例的電路圖；圖4是示出了根據(jù)第一實施例的串行-并行轉(zhuǎn)換器的1∶6串行-并行轉(zhuǎn)換的時序圖；圖5是示出了根據(jù)第一實施例的串行-并行轉(zhuǎn)換器的1∶5串行-并行轉(zhuǎn)換的時序圖；圖6是示出了根據(jù)第一實施例的串行-并行轉(zhuǎn)換器的1∶4串行-并行轉(zhuǎn)換的時序圖；圖7是示出了根據(jù)本發(fā)明第一實施例的修改的串行-并行轉(zhuǎn)換器的方框圖；圖8是示出了如圖7所示的同步模式檢測部分的結構的電路圖；圖9是示出了根據(jù)第一實施例的修改的串行-并行轉(zhuǎn)換器的1∶5串行-并行轉(zhuǎn)換的時序圖；
圖10是示出了根據(jù)本發(fā)明第二實施例的多級串行-并行轉(zhuǎn)換器的示意圖；圖11是示出了在第二實施例中的1∶2串行-并行轉(zhuǎn)換部分的實例的電路圖；圖12是示出了在第二實施例中的1∶2串行-并行轉(zhuǎn)換部分的另一實例的電路圖；圖13是示出了根據(jù)本發(fā)明第三實施例的并行-串行轉(zhuǎn)換器的示意圖；圖14是示出了在第三實施例中的并行-串行轉(zhuǎn)換部分的典型電路結構的方框圖；圖15是示出了根據(jù)第三實施例的并行-串行轉(zhuǎn)換器的6∶1并行-串行轉(zhuǎn)換的時序圖；圖16是示出了根據(jù)第三實施例的并行-串行轉(zhuǎn)換器的5∶1并行-串行轉(zhuǎn)換的時序圖；圖17是示出了根據(jù)第三實施例的并行-串行轉(zhuǎn)換器的4∶1并行-串行轉(zhuǎn)換的時序圖；圖18是示出了根據(jù)本發(fā)明第四實施例的并行-串行轉(zhuǎn)換器的示意圖；圖19是示出了在第四實施例的并行-串行轉(zhuǎn)換器中的2∶1并行-串行轉(zhuǎn)換部分的實例的電路圖；圖20是示出了如圖19所示的選擇器的典型電路結構的電路圖；圖21是示出了如圖20所示的選擇器的選擇操作的時序圖；圖22是示出了如圖20所示的選擇器的另一實施例的電路圖；以及圖23是示出了第四實施例的并行-串行轉(zhuǎn)換器中的2∶1并行-串行轉(zhuǎn)換部分的另一實例的電路圖。
具體實施例方式
1.第一實施例1.1)電路結構參考圖1，根據(jù)本發(fā)明第一實施例的串行-并行轉(zhuǎn)換器300包括串行-并行轉(zhuǎn)換部分301和分頻部分302。串行-并行轉(zhuǎn)換部分301包括數(shù)據(jù)移位電路311和重定時電路312。數(shù)據(jù)移位電路311包括級聯(lián)地連接的第一到第六觸發(fā)器電路321-326，并且根據(jù)輸入時鐘328，對在第一觸發(fā)器電路321的數(shù)據(jù)輸入端子D接收到的串行輸入數(shù)據(jù)327順序地移位。還將輸入時鐘328提供給分頻部分302。根據(jù)分頻率設置信號329，可以將分頻部分302的頻率設置為各個分頻率中所選擇的一個(N)。
重定時電路312包括第一到第六觸發(fā)器電路331-336，觸發(fā)器電路331-336中的每一個具有時鐘輸入端子C，從分頻部分302向該時鐘輸入端子C提供輸出時鐘337。重定時電路312的第一觸發(fā)器電路331在其數(shù)據(jù)輸入端子D處接收來自數(shù)據(jù)移位電路311的第一觸發(fā)器電路321的輸出端子Q的數(shù)據(jù)341。同時，將數(shù)據(jù)341傳送到下一級處的第二觸發(fā)器電路322的數(shù)據(jù)輸入端子D。類似地，重定時電路312的第二觸發(fā)器電路332在其數(shù)據(jù)輸入端子D處接收來自數(shù)據(jù)移位電路311的第二觸發(fā)器電路322的輸出端子Q的數(shù)據(jù)342。同時，將數(shù)據(jù)342傳送到下一級處的第三觸發(fā)器電路323的數(shù)據(jù)輸入端子D。重定時電路312的第三到第五觸發(fā)器電路333到335中的每一個按照類似的方式接收數(shù)據(jù)343-345。重定時電路312的第六觸發(fā)器電路336在其數(shù)據(jù)輸入端子D處，接收從數(shù)據(jù)移位電路311的第六觸發(fā)器電路326的輸出端子Q輸出的數(shù)據(jù)346。
在串行-并行轉(zhuǎn)換器300中，從外部接收串行輸入數(shù)據(jù)327和與輸入數(shù)據(jù)327同步的輸入時鐘328。根據(jù)輸入時鐘328，通過數(shù)據(jù)移位電路311中的第一到第六觸發(fā)器電路321-326對串行輸入數(shù)據(jù)327進行順序地移位。同時，將輸入時鐘328提供給分頻電路302。分頻部分302由復位信號347復位，以根據(jù)分頻率設置信號329所確定的分頻率(N)對輸入時鐘328進行分頻，并且將輸出時鐘337輸出到外部，而且還提供給重定時電路312的第一到第六觸發(fā)器電路331-336中的每一個。
第一到第六觸發(fā)器電路331-336中的每一個在輸出時鐘337的上升沿，改變從數(shù)據(jù)移位電路311的觸發(fā)器電路321-326接收到的數(shù)據(jù)341-346中的相應數(shù)據(jù)的定時。然后，第一到第六觸發(fā)器電路331-336分別從其輸出端子Q輸出定時發(fā)生了改變的相應數(shù)據(jù)。
1.2)分頻部分的第一實例如圖2所示，分頻部分302包括第一到第三觸發(fā)器電路361-363，每一個觸發(fā)器電路均具有與第一到第三反相器364-366相連的輸出端子Q。第一反相器364的輸出端子與或非電路367的一個輸入相連?；蚍请娐?67的另一輸入接收復位信號，并且其輸出與第二觸發(fā)器電路362的數(shù)據(jù)輸入端相連。類似地，第二反相器365的輸出端子與或非電路368的一個輸入相連?；蚍请娐?68的另一輸入接收復位信號，并且其輸出與第二觸發(fā)器電路362的數(shù)據(jù)輸入相連。第三觸發(fā)器電路363的輸出端子Q與反相器366相連。
另外，分頻部分302包括第一到第三與電路371-373和或電路374。與電路371輸入反相器365的輸出和分頻率設置信號329的第一設置比特329A。與電路372輸入反相器365的輸出、反相器366的輸出和分頻率設置信號329的第二設置比特329B。與電路373輸入反相器366的輸出和分頻率設置電路329的第三設置比特329C?；螂娐?74輸入復位信號347和第一到第三與電路371-373的輸出，并且將這些輸入的邏輯和輸出到觸發(fā)器電路361的數(shù)據(jù)輸入D。
通過對輸入時鐘328的邏輯進行反轉(zhuǎn)的第四反相器375，將輸入時鐘328提供給第一到第三觸發(fā)器電路361-363的時鐘輸入。因此，分頻部分302與輸入時鐘328的下降沿同步地對輸入時鐘328進行分頻，并且具有可以根據(jù)分頻率設置信號信號329的設置比特329A、329B和329C按照三種方式改變的分頻率。按照這種方式，對輸入時鐘328進行N分頻，以便在第二觸發(fā)器電路362的輸出端子Q處產(chǎn)生輸出時鐘337。
如圖2B所示，當分頻率設置信號329的設置比特329A、329B和329C分別設置為“1”、“0”和“0”時，將反相器365的輸出通過與電路371和或電路374輸出到觸發(fā)器電路361，從而使分頻部分302充當1/4分頻器。當分頻率設置信號329的設置比特329A、329B和329C分別設置為“0”、“1”和“0”時，分頻部分302充當1/5分頻器。當分頻率設置信號329的設置比特329A、329B和329C分別設置為“0”、“0”和“1”時，分頻部分302充當1/6分頻器。
1.3)分頻部分的第二實例在圖3A中，與圖2A相同的組件由與圖2A相同的參考符號來標記，并且省略對其的描述。
如圖3A所示，分頻部分302A包括第一和第二與電路371A和372A和或電路374A。與電路371A輸入轉(zhuǎn)換器365的輸出和具有一個比特的分頻率設置信號329A。與電路372A輸入反相器365的輸出和反相器366的輸出?；螂娐?74A輸入復位信號和與電路371A和371B的輸出。
與如圖2A所示的第一實例類似，通過第四反相器375將輸入時鐘328提供給第一到第三觸發(fā)器電路361-363的時鐘輸入。因此，分頻部分302A與輸入時鐘328的下降沿同步地對輸入時鐘328進行分頻，并且具有可以根據(jù)1比特分頻率設置信號329A按照兩種方式改變的分頻率。按照這種方式，對輸入時鐘328進行N分頻，以便從第二觸發(fā)器電路362的輸出端子Q產(chǎn)生輸出時鐘337。
如圖3B所示，在該分頻部分302A中，可以根據(jù)分頻率設置信號329A按照兩種方式來改變分頻率。換句話說，當分頻率設置信號329A具有值“1”時，分頻部分302A充當1/4分頻器。當分頻率設置信號329A具有值“0”時，分頻部分302A充當1/5分頻器。
1.4)串行到并行轉(zhuǎn)換圖4示出了通過將分頻率設置為6而進行的1∶6串行-并行轉(zhuǎn)換。圖5示出了通過將分頻率設置為5而進行的1∶5串行-并行轉(zhuǎn)換。圖6示出了通過將分頻率設置為4而進行的1∶4串行-并行轉(zhuǎn)換。通過采用圖2所示的分頻部分302或圖3所示的分頻部分302A，可以實現(xiàn)如圖5和6所示的1∶5和1∶4串行-并行轉(zhuǎn)換情況。
為了簡化，此后參考使用圖2所示的分頻部分302的實例來進行描述。由于分頻部分302A的基本操作與分頻部分302相同，因此，將省略與圖3所示的分頻部分302A有關的描述。
當如圖4(c)、5(c)和6(c)所示的復位信號347在預定的時間從“1”變?yōu)椤?”時，如圖4(b)、5(b)和6(b)所示，分頻部分302啟動對輸入時鐘328的分頻。當啟動了對輸入時鐘328的分頻時，如圖4(d)、5(d)和6(d)所示，輸出時鐘337在輸入時鐘328的第一下降沿處上升。然后，在圖4的情況下，輸出具有對應于輸入時鐘328的六個周期的周期的時鐘，作為輸出時鐘337，在圖5的情況下，輸出具有對應于輸入時鐘328的五個周期的周期的時鐘，作為輸出時鐘337，在圖6的情況下，輸出具有對應于輸入時鐘328的四個周期的周期的時鐘，作為輸出時鐘337。
將參考圖4到圖6來描述使用分頻部分302的串行-并行轉(zhuǎn)換器300的詳細操作。
根據(jù)輸入時鐘328，在數(shù)據(jù)移位電路311(見圖1)中對圖4(a)、5(a)和6(a)所示的輸入數(shù)據(jù)327進行移位。結果，如圖4(e)-(j)、5(e)-(j)和6(e)-(j)所示，在輸入時鐘328的每一個上升沿處，將在第一到第六觸發(fā)器電路321-326的輸出端子Q處出現(xiàn)的各個數(shù)據(jù)341-346移位一個時鐘。這里，一個序列的輸入數(shù)據(jù)327由a、b、c、…表示。將數(shù)據(jù)341-346輸入到利用輸出時鐘337的上升沿改變數(shù)據(jù)341-346的定時的重定時電路312。因此，如圖4(k)-(p)、5(k)-(p)、6(k)-(p)所示，根據(jù)輸出時鐘337產(chǎn)生重定時電路312的輸出數(shù)據(jù)351-356，作為并行數(shù)據(jù)。
并行輸出數(shù)據(jù)351-356在圖4的情況下由輸入數(shù)據(jù)327的1∶6串行-并行轉(zhuǎn)換獲得，在圖5的情況下由輸入數(shù)據(jù)327的1∶5串行-并行轉(zhuǎn)換獲得，并且在圖6的情況下由輸入數(shù)據(jù)327的1∶4串行-并行轉(zhuǎn)換獲得。
將更為具體地描述進行1/6分頻的圖4所示的情況。作為實例，考慮在圖4中用虛線示出的時間t1。假定圖4(a)所示的輸入數(shù)據(jù)327是按照順序“a”、“b”、…、“f”標記的一個序列的數(shù)據(jù)單元。由第一到第六觸發(fā)器電路321-326對這些數(shù)據(jù)單元進行順序地移位。因此，在時間t1處，第一觸發(fā)器電路321輸出數(shù)據(jù)單元“f”，而第二觸發(fā)器電路322輸出數(shù)據(jù)單元“e”。類似地，第三到第六觸發(fā)器單元323-326分別輸出數(shù)據(jù)單元“d”、“c”、“b”和“a”。在作為6分頻時鐘的輸出時鐘337的上升沿處，由第一到第六觸發(fā)器電路331-336對這些數(shù)據(jù)單元“f”、“e”、…、“a”進行鎖存。結果，在輸出時鐘337的一個周期內(nèi)直到輸出時鐘337的隨后的上升沿為止，第一到第六觸發(fā)器電路331-336的各自的輸出端子Q并行地輸出數(shù)據(jù)單元“f”、“e”、…、“a”，作為輸出數(shù)據(jù)351-356。
在進行1/5分頻的圖5所示的情況下，考慮在圖5中用虛線示出的時間t2。假定圖5(a)所示的輸入數(shù)據(jù)327是按照順序“a”、“b”、…、“e”的一個序列的數(shù)據(jù)單元。由第一到第五觸發(fā)器電路321-325對這些數(shù)據(jù)單元順序地移位。因此，在時間t2處，第一觸發(fā)器電路321輸出數(shù)據(jù)單元“e”，而第二觸發(fā)器電路322輸出數(shù)據(jù)單元“d”。類似地，第三到第五觸發(fā)器單元323-325分別輸出數(shù)據(jù)單元“c”、“b”和“a”。在作為5分頻時鐘的輸出時鐘337的上升沿處，由第一到第五觸發(fā)器電路331-335對這些數(shù)據(jù)單元“e”、“d”、…、“a”進行鎖存。結果，在輸出時鐘337的一個周期內(nèi)直到輸出時鐘337的隨后的上升沿為止，從第一到第五觸發(fā)器電路331-335的輸出端子Q輸出各個數(shù)據(jù)單元“e”、“d”、…、“a”，作為輸出數(shù)據(jù)351-355。
在進行1/4分頻的圖6所示的情況下，考慮在圖6中用虛線示出的時間t3。假定圖6(a)所示的輸入數(shù)據(jù)327是按照順序“a”、“b”、“c”、“d”的一個序列的數(shù)據(jù)單元。由第一到第四觸發(fā)器電路321-324對這些數(shù)據(jù)單元順序地移位。因此，在時間t3處，第一觸發(fā)器電路321輸出數(shù)據(jù)單元“d”，而第二觸發(fā)器電路322輸出數(shù)據(jù)單元“c”。類似地，第三到第四觸發(fā)器單元323-324分別輸出數(shù)據(jù)單元“b”和“a”。在作為4分頻時鐘的輸出時鐘337的上升沿處，由第一到第四觸發(fā)器電路331-334對這些數(shù)據(jù)單元“d”、“c”、“b”、“a”分別進行鎖存。結果，在輸出時鐘337的一個周期內(nèi)直到輸出時鐘337的隨后的上升沿為止，從第一到第四觸發(fā)器電路331-334的輸出端子Q輸出各個數(shù)據(jù)單元“d”、“c”、“b”、“a”，作為輸出數(shù)據(jù)351-355。
如上所述，本實施例的分頻部分302具有可以根據(jù)從外部設置的分頻率設置信號329改變的分頻率。因此，僅通過設計單個的串行-并行轉(zhuǎn)換器，其可以在并行數(shù)據(jù)的比特數(shù)不同的各種情況下操作。因此，不必針對不同的并行數(shù)據(jù)的比特數(shù)來設計不同的串行-并行轉(zhuǎn)換器。因而極大地減小了設計工作負荷。
而且，在本實施例中，由于其具有可以僅利用輸入時鐘327和單個的分頻后的時鐘337而工作的簡單結構，因此，可以容易地設計該串行-并行轉(zhuǎn)換器300。
1.5)修改后的實施例在圖7中，與圖1相同的組件由與圖1相同的參考符號標記，并且省略對其的描述。根據(jù)該修改的串行-并行轉(zhuǎn)換器300A包括圖1所示的串行-并行轉(zhuǎn)換部分301和分頻部分302。該串行-并行轉(zhuǎn)換器300A還具有設置在串行-并行轉(zhuǎn)換部分301和分頻部分302之間的同步模式檢測部分303。
同步模式檢測部分303輸入分別從包括在數(shù)據(jù)移位電路311中的第一到第六觸發(fā)器電路321-326的輸出端子Q中輸出的數(shù)據(jù)341-346、以及從外部輸入的同步模式設置信號381。當數(shù)據(jù)341-346的比特模式與由同步模式設置信號381所設置的預定比特模式匹配時，同步模式檢測部分303向分頻部分302輸出復位信號347A。結果，復位分頻部分302以啟動分頻操作，從而向重定時電路312輸出輸出時鐘337A。
如圖8所示，同步模式設置信號381是由比特381A-381E構成的并行數(shù)據(jù)，形成要設置的同步模式。同步模式檢測部分303包括第一到第五異或非(EX-NOR)電路391-395和與異或非電路的輸出相連的5輸入與電路396。第一異或非電路391輸入數(shù)據(jù)341和同步模式設置信號381的第一比特381A。第二異或非電路392輸入數(shù)據(jù)342和同步模式設置信號381的第二比特381B。類似地，第三、第四和第五異或非電路393、394和395分別輸入數(shù)據(jù)343、344和345、以及同步模式設置信號381的第三、第四和第五比特381C、381D和381E。5輸入與電路396的輸出充當復位信號347A。
在示出了1∶5串行-并行轉(zhuǎn)換的圖9中，與圖5中先前描述的情況相似的操作和數(shù)據(jù)由相同的參考數(shù)字和符號表示，并且省略對其的描述。
如圖9所示，當圖9(e)-(h)所示的數(shù)據(jù)341-344的模式(數(shù)據(jù)單元“f”到“c”)與同步模式設置信號的比特381A-381D的模式匹配時，復位信號347A的電平變?yōu)椤?”。應該注意，每一個數(shù)據(jù)單元“a”、“b”、…是采用值“1”或“0”的二進制信號。
在同步模式檢測部分303中，可以由同步模式設置信號381的比特381A-381D設置通過任意組合“1”和“0”形成的4比特同步模式。如圖9(e)-(h)所示，在同步模式檢測部分303從數(shù)據(jù)移位電路311輸入了與上述4比特同步模式匹配的4比特數(shù)據(jù)“f”、“e”、“d”和“c”作為數(shù)據(jù)341-344時，同步模式檢測部分303將復位信號347A的電平改變?yōu)椤?”，如圖9(c)所示。在復位信號347A變?yōu)椤?”時，復位分頻部分302。因此，如圖9(b)和(d)所示，在輸入時鐘328的下降沿，輸出時鐘337A變?yōu)椤?”，然后在輸入時鐘328的下一個下降沿，變?yōu)椤?”。作為由重定時電路312利用輸出時鐘337A的上升沿，改變數(shù)據(jù)341-346的定時(圖9(e)到9(j))的結果，排列與同步模式相對應的數(shù)據(jù)單元“f”到“c”，并且作為輸出數(shù)據(jù)352-355輸出。此時，輸出數(shù)據(jù)單元“g”，作為剩余的輸出數(shù)據(jù)351。這些輸出數(shù)據(jù)351-355是輸入數(shù)據(jù)327的1∶5串行-并行轉(zhuǎn)換的結果。
如上所述，在該修改中，當在數(shù)據(jù)移位電路311中檢測到預設的同步模式時，同步模式檢測電路303產(chǎn)生復位信號347A，并且復位信號347A對分頻部分302進行復位。因此，能夠排列和輸出包括同步模式的并行數(shù)據(jù)351-356。
2.第二實施例2.1)電路結構參考圖10，根據(jù)本發(fā)明第二實例的串行-并行轉(zhuǎn)換器400包括1∶2串行-并行轉(zhuǎn)換部分401、第一串行-并行轉(zhuǎn)換部分411、第二串行-并行轉(zhuǎn)換部分412和分頻部分413。每一個串行-并行轉(zhuǎn)換部分411和412具有與如圖1所示的串行-并行轉(zhuǎn)換部分301相同的電路結構。因此，在每一個串行-并行轉(zhuǎn)換部分411和412中，數(shù)據(jù)移位電路311和重定時電路312由虛線表示。分頻部分413也具有與如圖1所示的分頻部分302相同的電路結構。
在如圖10所示的這種電路中，將輸入數(shù)據(jù)327和輸入時鐘328首先輸入到1∶2串行-并行轉(zhuǎn)換部分401。1∶2串行-并行轉(zhuǎn)換部分401執(zhí)行對輸入數(shù)據(jù)327的串行-并行轉(zhuǎn)換，以便產(chǎn)生2比特的并行數(shù)據(jù)和第一級輸出時鐘404，其中，2比特并行數(shù)據(jù)由第一串行輸出數(shù)據(jù)402和第二串行輸出數(shù)據(jù)403構成。
將第一串行輸出數(shù)據(jù)402提供給第一串行-并行轉(zhuǎn)換部分411，而將第二串行輸出數(shù)據(jù)403提供給第二串行-并行轉(zhuǎn)換部分412。將第一級輸出時鐘404同時提供給第一和第二串行-并行轉(zhuǎn)換部分411和412，作為輸入時鐘328，并且還提供給分頻部分413。
分頻部分413對第一級輸出時鐘404進行分頻以產(chǎn)生N分頻時鐘，將其作為輸出時鐘414輸出到第一和第二串行-并行轉(zhuǎn)換部分411和412的每一個中的重定時電路312。
第一串行-并行轉(zhuǎn)換部分411中的數(shù)據(jù)移位電路311根據(jù)第一級輸出時鐘404對第一串行數(shù)據(jù)數(shù)據(jù)402進行移位，并且將數(shù)據(jù)341-346從如圖1所示的第一到第六觸發(fā)器電路321-326輸出到重定時電路312。重定時電路312在從分頻部分413輸入的輸出時鐘414的上升沿處，改變數(shù)據(jù)341-346的定時。然后，輸出數(shù)據(jù)421-426(對應于圖1中的輸出數(shù)據(jù)351-356)出現(xiàn)在重定時電路312中的第一到第六觸發(fā)器電路331-336的輸出端子Q上。
類似地，第二串行-并行轉(zhuǎn)換部分412中的數(shù)據(jù)移位電路311根據(jù)第一級輸出時鐘404對第二串行數(shù)據(jù)數(shù)據(jù)403進行移位，并且將數(shù)據(jù)341-346從第一到第六觸發(fā)器電路321-326輸出到重定時電路312。重定時電路312在從分頻部分413輸入的輸出時鐘414的上升沿處，改變數(shù)據(jù)341-346的定時。然后，輸出數(shù)據(jù)431-436出現(xiàn)在重定時電路312中的第一到第六觸發(fā)器電路331-336的輸出端子Q上。
當對應于如圖1所示的復位信號347的復位信號415的電平已經(jīng)從“1”改變?yōu)椤?”時(見圖4(c)、5(c)和6(c))，分頻部分413啟動對第一級輸出時鐘404的分頻。這對應于在第一實施例中啟動對如圖4(b)、5(b)和6(b)所示的輸入時鐘328的分頻。分頻部分413可以通過分頻率設置信號416按照各種方式來設置其分頻率。該分頻率的設置對應于由如圖1所示的第一實施例中的分頻率設置信號329所進行的分頻率的設置。
2.2)1∶2串行-并行轉(zhuǎn)換部分的實例參考圖11，作為第一實例，1∶2串行-并行轉(zhuǎn)換部分401包括第一和第二觸發(fā)器電路441和442，用于在其數(shù)據(jù)輸入端子D處接收輸入數(shù)據(jù)327；第三觸發(fā)器電路443，具有與第一觸發(fā)器電路441的輸出端子Q相連的數(shù)據(jù)輸入端子D；反相器444，用于對輸入時鐘328的邏輯進行反相；以及延遲電路445，用于對輸入時鐘328提供預定的時延。
將反相器444的輸出提供給第一觸發(fā)器電路441的時鐘輸入端子C，并且將輸入時鐘328提供給第二和第三觸發(fā)器電路442和443的時鐘輸入端子C。在1∶2串行-并行轉(zhuǎn)換部分401中，從第三觸發(fā)器電路443的輸出端子Q輸出第一串行輸出數(shù)據(jù)402，而從第二觸發(fā)器電路442的輸出端子Q輸出第二串行輸出數(shù)據(jù)403。而且，延遲電路445的輸出充當?shù)谝患壿敵鰰r鐘404。由于輸入時鐘328用作第一級輸出時鐘404，因此，需要輸入時鐘328的預定時延，以滿足通過第一和第二觸發(fā)器電路441和442和第三觸發(fā)器電路443產(chǎn)生的第一和第二串行輸出數(shù)據(jù)402和403的輸出定時。
在如圖11所示的1∶2串行-并行轉(zhuǎn)換部分401中，在輸入時鐘328的上升沿和下降沿都進行輸入數(shù)據(jù)327的重定時。輸入時鐘328的頻率是輸入數(shù)據(jù)327的頻率的一半。
參考圖12，作為第二實例，1∶2串行-并行轉(zhuǎn)換部分401A包括第一觸發(fā)器電路451，用于在其數(shù)據(jù)輸入端子D處接收輸入數(shù)據(jù)327；第二和第三觸發(fā)器電路452和453，在其數(shù)據(jù)輸入端子D處與第一觸發(fā)器電路451的輸出端子Q相連；第四觸發(fā)器電路454，在其數(shù)據(jù)輸入端子D處與第二觸發(fā)器電路452的輸出端子Q相連；以及1/2分頻器455，用于對輸入時鐘328進行二分頻以產(chǎn)生第一級輸出時鐘404。還將輸入時鐘328提供給第一和第二觸發(fā)器電路451和452的時鐘輸入端子C。將由1/2分頻器455獲得的第一級輸出時鐘404提供給第三和第四觸發(fā)器電路453和454的時鐘輸入端子C。還將第一級輸入時鐘404提供給圖10所示的第一和第二串行-并行轉(zhuǎn)換部分411和412。
圖12所示的1∶2串行-并行轉(zhuǎn)換部分401A也具有像圖11所示的1∶2串行-并行轉(zhuǎn)換部分401那樣的簡單電路結構。在1∶2串行-并行轉(zhuǎn)換部分401A中，利用輸入時鐘328的上升沿來改變輸入數(shù)據(jù)327的定時。因此，輸入時鐘328的頻率等于輸入數(shù)據(jù)327的頻率。
如上所述，使用圖11或12所示的1∶2串行-并行轉(zhuǎn)換部分401或401A的圖10所示的串行-并行轉(zhuǎn)換器400對其速率是輸入數(shù)據(jù)327的速率的一半的第一和第二串行輸出數(shù)據(jù)402和403中的每一個進行串行-并行轉(zhuǎn)換。
因此，只有具有上述簡單結構的1∶2串行-并行轉(zhuǎn)換部分401或401A執(zhí)行對高速輸入數(shù)據(jù)327的處理。另一方面，分別提供給下一級的第一和第二串行-并行轉(zhuǎn)換部分411和412的第一和第二串行輸出數(shù)據(jù)402和403具有等于輸入數(shù)據(jù)327的速率的一半的速率。因此，獲得的有利效果在于可以容易地將作為整體的串行-并行轉(zhuǎn)換器400應用于高速操作。
根據(jù)如圖10所示的第二實施例，將輸入數(shù)據(jù)327首先輸入到1∶2串行-并行轉(zhuǎn)換部分401或401A。然而，可以將輸入數(shù)據(jù)327輸入到具有除了1∶2之外的其他轉(zhuǎn)換率1∶n的串行-并行轉(zhuǎn)換部分，其中n是大于2的整數(shù)。在這種情況下，1∶n串行-并行轉(zhuǎn)換部分可以具有其中使用多相位時鐘來對輸入其中的數(shù)據(jù)的定時進行重定時的結構。而且，1∶n串行-并行轉(zhuǎn)換器能夠以根據(jù)來自外部的選擇控制輸入從多個轉(zhuǎn)換率中選擇的轉(zhuǎn)換率，來進行串行-并行轉(zhuǎn)換。
在第二實施例中，串行-并行轉(zhuǎn)換器400具有兩級結構，該結構由第一級中的1∶2串行-并行轉(zhuǎn)換部分401或401A、以及第二級中的第一和第二串行-并行轉(zhuǎn)換部分411和412構成。然而，串行-并行轉(zhuǎn)換器400可以采用三級或更多級的結構。通過按照多級結構來連接多個串行-并行轉(zhuǎn)換部分，其中每一個轉(zhuǎn)換部分具有多個串行-并行轉(zhuǎn)換率，可以獲得以下有利效果可以進一步減小設計工作負荷，并且甚至當采用能夠在相對較低的速度下工作的電路作為串行-并行轉(zhuǎn)換器的一部分時，也可以實現(xiàn)高速操作。
3.第三實施例3.1)電路概況參考圖13，根據(jù)本發(fā)明第三實施例的并行-串行轉(zhuǎn)換器500包括并行-串行轉(zhuǎn)換部分501和分頻部分502。作為分頻部分502，可以使用第一實例中圖2或圖3所示的分頻部分302或302A。將輸入時鐘503同時提供給分頻部分502和并行-串行轉(zhuǎn)換部分501。當對應于圖1中的復位信號347的復位信號504從“1”改變?yōu)椤?”時，分頻部分502啟動對輸入時鐘503(見圖4(b)、5(b)和6(b)所示的輸入時鐘328)的分頻，從而輸出分頻后的時鐘505(對應于圖4(d)、5(d)和6(d)所示的第一實例的輸出時鐘337)。然后，將分頻后的時鐘505提供給并行-串行轉(zhuǎn)換部分501。并行-串行轉(zhuǎn)換部分501根據(jù)寫時鐘517接收輸入并行數(shù)據(jù)511-516，并將其轉(zhuǎn)換為串行數(shù)據(jù)，作為輸出數(shù)據(jù)518輸出。
3.2)實例參考圖14，并行-串行轉(zhuǎn)換部分501的實例包括彈性存儲器(ES)電路521、用于改變數(shù)據(jù)的定時的重定時電路522、定時脈沖發(fā)生器523和6∶1并行-串行轉(zhuǎn)換電路524。在本申請中作為現(xiàn)有技術描述的日本專利申請公開No.8-65173中已經(jīng)描述了該實例的這種基本電路結構。
彈性存儲器(ES)電路521根據(jù)寫時鐘517寫入6比特的輸入并行數(shù)據(jù)511-516，并且根據(jù)由分頻部分502作為讀時鐘提供的分頻后的時鐘505來讀取該數(shù)據(jù)。由重定時電路522使用分頻后的時鐘505對所讀取的并行數(shù)據(jù)進行重新定時，并且將重定時后的并行數(shù)據(jù)輸出到6∶1并行-串行轉(zhuǎn)換電路524。定時脈沖發(fā)生器523利用輸入時鐘503和讀時鐘505產(chǎn)生并行-串行轉(zhuǎn)換定時脈沖。6∶1并行-串行轉(zhuǎn)換電路524使用并行串行轉(zhuǎn)換定時脈沖和輸入時鐘503，以便將重定時后的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)518。
3.3)并行-串行轉(zhuǎn)換圖15-17示出了根據(jù)如圖14所示的實例的并行-串行轉(zhuǎn)換轉(zhuǎn)換器500的并行-串行轉(zhuǎn)換操作。圖15示出了在將分頻部分502的分頻率設置為6的情況下的6∶1并行-串行轉(zhuǎn)換。圖16示出了在將分頻部分502的分頻率設置為5的情況下的5∶1并行-串行轉(zhuǎn)換。圖15示出了在將分頻部分502的分頻率設置為4的情況下的4∶1并行-串行轉(zhuǎn)換。
假定圖15(c)、16(c)和17(c)所示的分頻后的時鐘505分別具有與圖4(d)、5(d)和6(d)所示的輸出時鐘337相同的定時。接下來，將描述如圖13所示的并行-串行轉(zhuǎn)換器500的整體操作。
參考圖15，在執(zhí)行6∶1并行-串行轉(zhuǎn)換的情況下，在分頻后的時鐘505(圖15(c))的上升沿上，設置了輸入數(shù)據(jù)511-516(圖15(d)-(i))的定時，然后，在分頻后的時鐘505已經(jīng)與輸入時鐘503同步地下降之后，從與輸入時鐘503的下一個上升沿相對應的時間t11開始，將輸入數(shù)據(jù)511-516順序地轉(zhuǎn)換為串行數(shù)據(jù)。在圖15中，假定輸入數(shù)據(jù)511、512、513、514、515和516分別是“f”、“e”、“d”、“c”、“b”和“a”。從時間t11開始，將這些數(shù)據(jù)轉(zhuǎn)換為包含按照順序“a”、“b”、“c”、“d”、“e”和“f”的數(shù)據(jù)單元的串行數(shù)據(jù)。
參考圖16，在5∶1并行-串行轉(zhuǎn)換的情況下，在分頻后的時鐘505(圖15(c))的上升沿上，設置了輸入數(shù)據(jù)511-515(圖16(d)-(h))的定時，然后，在分頻后的時鐘505已經(jīng)與輸入時鐘503同步地下降之后，從與輸入時鐘503的下一個上升沿相對應的時間t12開始，將輸入數(shù)據(jù)511-515順序地轉(zhuǎn)換為串行數(shù)據(jù)。在圖16中，假定輸入數(shù)據(jù)511、512、513、514、和515分別是“f”、“e”、“d”、“c”和“b”。從時間t12開始，將這些數(shù)據(jù)順序轉(zhuǎn)換為包含按照順序“b”、“c”、“d”、“e”和“f”的數(shù)據(jù)單元的串行數(shù)據(jù)。
參考圖17，在4∶1并行-串行轉(zhuǎn)換的情況下，在分頻后的時鐘505(圖17(c))的上升沿上，設置了輸入數(shù)據(jù)511-514(圖17(d)-(g))的定時，然后，在分頻后的時鐘505已經(jīng)與輸入時鐘503同步地保持為高電平的情況下，從時間t13開始，將輸入數(shù)據(jù)511-514順序地轉(zhuǎn)換為串行數(shù)據(jù)。在圖17中，假定輸入數(shù)據(jù)511、512、513、和514分別是“f”、“e”、“d”和“c”。從時間t13開始，將這些數(shù)據(jù)轉(zhuǎn)換為包含按照順序“c”、“d”、“e”和“f”的數(shù)據(jù)單元的串行數(shù)據(jù)。
如上所述，根據(jù)第三實施例，將具有可以根據(jù)分頻率設置信號506改變的分頻率的分頻部分502應用于并行-串行轉(zhuǎn)換器。因此，僅通過設計單個的并行-串行轉(zhuǎn)換器，就能夠在并行數(shù)據(jù)的比特數(shù)不同的各種情況下操作。因此，不需要針對不同的并行數(shù)據(jù)的比特數(shù)來設計不同的并行-串行轉(zhuǎn)換器，從而極大地減小了設計工作負荷。
此外，根據(jù)第三實施例的并行-串行轉(zhuǎn)換器500具有可以僅使用輸入時鐘503和分頻后的時鐘505操作的簡單結構。因此，可以容易地實現(xiàn)并行-串行轉(zhuǎn)換器500的設計。
4.第四實施例
4.1)電路概況參考圖18，根據(jù)本發(fā)明第四實施例的并行-串行轉(zhuǎn)換器600包括第一和第二并行-串行轉(zhuǎn)換部分601和602、2∶1并行-串行轉(zhuǎn)換部分603和分頻部分605。
第一并行-串行轉(zhuǎn)換部分601接收輸入的并行數(shù)據(jù)611-616，將其轉(zhuǎn)換為第一串行數(shù)據(jù)617，并且將第一串行數(shù)據(jù)617提供給2∶1并行-串行轉(zhuǎn)換部分603。類似地，第二并行-串行轉(zhuǎn)換部分602接收輸入的并行數(shù)據(jù)621-626，將其轉(zhuǎn)換為第二串行數(shù)據(jù)627，然后將第二串行數(shù)據(jù)627提供給2∶1并行-串行轉(zhuǎn)換部分603。2∶1并行-串行轉(zhuǎn)換部分603接收作為2比特并行數(shù)據(jù)的第一和第二串行數(shù)據(jù)617和627，將其轉(zhuǎn)換為串行數(shù)據(jù)，并且將因而獲得的串行數(shù)據(jù)作為輸出數(shù)據(jù)631輸出。2∶1并行-串行轉(zhuǎn)換部分603還接收輸入時鐘632，并且將時鐘633提供給第一和第二并行-串行轉(zhuǎn)換部分601和602和分頻部分605。分頻部分605由復位信號634復位，并且以由分頻率設置信號635設置的分頻率對時鐘633進行分頻，以便輸出分頻后的時鐘604。分頻部分605將分頻后的時鐘604提供給第一和第二并行-串行轉(zhuǎn)換部分601和602。
可以使用與如圖14所示的第三實施例的并行-串行轉(zhuǎn)換部分501相同的電路來構造第一和第二并行-串行轉(zhuǎn)換部分601和602中的每一個。而且，作為分頻部分605，可以采用與圖2或3所示的第一實施例的分頻部分302或302A相同的電路。因此，在圖18中未示出第一和第二并行-串行轉(zhuǎn)換部分601和602及分頻部分605的詳細電路結構，并省略對其的描述。
4.2)第一實例如圖19所示，2∶1并行-串行轉(zhuǎn)換部分603包括第一觸發(fā)器電路641，用于在其數(shù)據(jù)輸入端子D處接收第一串行數(shù)據(jù)617；第二觸發(fā)器電路642，用于在其數(shù)據(jù)輸入端子D處接收第二串行數(shù)據(jù)627；第三觸發(fā)器電路643，其數(shù)據(jù)輸入端子D與第一觸發(fā)器電路641的輸出端子Q相連；選擇器644，其標記為“1”的第一輸入端子與第三觸發(fā)器電路643的輸出端子Q相連，并且其標記為“0”的第二輸入端子與第二觸發(fā)器電路642的輸出端子Q相連；反相器646，用于對輸入時鐘632的邏輯進行反相，并且將反相后的輸入時鐘645提供給第三觸發(fā)器電路643的時鐘輸入端子C；以及延遲電路647，用于接收輸入時鐘632，并且將其延遲預定時間，以輸出時鐘633。
還將輸入時鐘632提供給選擇器644的選擇端子和第一和第二觸發(fā)器電路641和642的時鐘輸入端子C。選擇器644根據(jù)輸入時鐘632的狀態(tài)，選擇第三觸發(fā)器電路643的輸出數(shù)據(jù)648和第二觸發(fā)器電路642的輸出數(shù)據(jù)649中的一個，以便將所選擇的數(shù)據(jù)作為輸出數(shù)據(jù)631輸出。
如圖20所示，選擇器644包括第一與電路651，用于獲得輸入時鐘632和數(shù)據(jù)648之間的“與”；第二與電路654，用于獲得數(shù)據(jù)649和通過由反相器652對輸入時鐘632進行反相而獲得的反相時鐘653的“與”；以及或電路655，用于獲得第一和第二與電路651和654的輸出的“或”?；螂娐?55輸出輸出數(shù)據(jù)631。
參考圖21，(a)表示輸入到選擇器644(圖20)的數(shù)據(jù)648，而(b)表示輸入到選擇器644中的另一數(shù)據(jù)649。如圖21(c)所示，當輸入時鐘632是“1”時，選擇數(shù)據(jù)648并作為輸出數(shù)據(jù)631輸出。當輸入時鐘632是“0”時，選擇另一數(shù)據(jù)649并作為輸出數(shù)據(jù)631輸出。
4.3)第二實例圖22示出了能夠按照如圖21所示的方式操作的選擇器的另一實例。與參考圖20先前描述的情況相似的邏輯門和信號由相同的參考符號表示，并且省略對其的描述。
在如圖22所示的選擇器644A中，圖20中的選擇器644的第一和第二與電路651和654由第一和第二與非電路661和662替代。圖20中的或電路655也由第三與非電路663替代。選擇數(shù)據(jù)648和649之一，并作為輸出數(shù)據(jù)631從第三與非電路663中輸出。
由于如上所述配置圖18所示的第四實施例的并行-串行轉(zhuǎn)換器600，第一和第二并行-串行轉(zhuǎn)換部分601和602中的每一個將輸入的并行數(shù)據(jù)611-616和621-626中相應的數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)617或627。然后，2∶1并行-串行轉(zhuǎn)換部分603將串行數(shù)據(jù)617和627作為并行數(shù)據(jù)接收，以便將其轉(zhuǎn)換為串行輸出數(shù)據(jù)631。即，在兩級結構中將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。因此，在第一級中的第一和第二并行-串行轉(zhuǎn)換部分601和602中的每一個可以由以相對較低的速度工作的電路形成。而且，第二級中的2∶1并行-串行轉(zhuǎn)換部分603可以由簡單的電路形成。因此，容易以高速來操作2∶1并行-串行轉(zhuǎn)換部分603。
圖23示出了可以在第四實施例的并行-串行轉(zhuǎn)換器中使用的2∶1并行-串行轉(zhuǎn)換部分的另一實例。與參考圖19先前描述的情況相似的邏輯組件和信號由相同的參考符號來表示，并且省略對其的描述。
在如圖23所示的2∶1并行-串行轉(zhuǎn)換部分603A中，選擇器671根據(jù)由1/2分頻器674獲得的分頻后的時鐘633A，選擇出現(xiàn)在第一和第二觸發(fā)器電路641和642的輸出端子D上的兩個輸出數(shù)據(jù)之一。將所選擇的輸出數(shù)據(jù)672輸出到第三觸發(fā)器電路673的數(shù)據(jù)輸入端子D。將輸入時鐘632提供給第三觸發(fā)器電路673的時鐘輸入端子C，并且還提供給1/2分頻器674，在該分頻器中對輸入時鐘632進行二分頻。將分頻后的時鐘作為時鐘633A提供給選擇器671的選擇端子和第一和第二觸發(fā)器電路641和642的時鐘輸入端子C。
在圖19所示的2∶1并行-串行轉(zhuǎn)換部分603中，當輸入時鐘632是“1”時，選擇通過第一和第三觸發(fā)器電路641和643改變數(shù)據(jù)617的定時而獲得的數(shù)據(jù)648并輸出，而當輸入時鐘632是“0”時，選擇通過第二觸發(fā)器電路642改變數(shù)據(jù)627的定時而獲得的數(shù)據(jù)649并輸出。輸入時鐘632的頻率等于輸出數(shù)據(jù)631的頻率的一半。
另一方面，在如圖23所示的2∶1并行-串行轉(zhuǎn)換部分603A中，利用通過對輸入時鐘632二分頻而獲得的時鐘633A改變并行的數(shù)據(jù)617和627的定時，然后，在已經(jīng)利用輸入時鐘632對其定時進行重定時之后，將使用該時鐘633A的選擇結果作為輸出數(shù)據(jù)631輸出。因此，輸入時鐘632的頻率等于輸出數(shù)據(jù)631的頻率。
如上所述，根據(jù)第四實施例的并行-串行轉(zhuǎn)換器600具有以下結構第一和第二并行-串行轉(zhuǎn)換部分601和602輸出具有等于輸出數(shù)據(jù)631的速率的一半的速率的數(shù)據(jù)。因此，只需具有簡單結構的2∶1并行-串行轉(zhuǎn)換部分603處理高速輸出數(shù)據(jù)631就足夠了。因此，可以獲得以下有利效果能夠高速操作整個并行-串行轉(zhuǎn)換器600。
在如圖18所示的第四實施例中，在最后一級使用2∶1并行-串行轉(zhuǎn)換部分603以產(chǎn)生串行輸出數(shù)據(jù)631。
通過采用具有除了比率2∶1之外的其他的轉(zhuǎn)換率n∶1的并行-串行轉(zhuǎn)換器，可以提供修改后的實施例。在進行了修改的情況下，可以使用多相位輸入時鐘替代圖19所示的輸入時鐘632，來選擇數(shù)據(jù)，以輸出串行數(shù)據(jù)631。而且，n∶1并行-串行轉(zhuǎn)換器可以根據(jù)來自外部的選擇控制輸入，以從多個轉(zhuǎn)換率中選擇的轉(zhuǎn)換率來進行并行-串行轉(zhuǎn)換。
在第四實施例中，并行-串行轉(zhuǎn)換器600具有兩級結構，所述兩級結構由第一級中的第一和第二并行-串行轉(zhuǎn)換部分601和602及第二級中的2∶1并行-串行轉(zhuǎn)換部分603構成。然而，并行-串行轉(zhuǎn)換器600可以采用三級或更多級的結構。通過按照多級結構連接多個并行-串行轉(zhuǎn)換部分，其中每一個并行-串行轉(zhuǎn)換部分均具有多個并行-串行轉(zhuǎn)換率，可以獲得以下有利的效果可以進一步減小設計工作負荷，并且可以實現(xiàn)高速操作。
如上所述，在上述實施例或修改后的實施例中，分頻器對輸入的高速時鐘進行分頻以產(chǎn)生單個的分頻后的時鐘。根據(jù)本發(fā)明的串行-并行或并行-串行轉(zhuǎn)換器僅按照分頻后的時鐘和輸入的高速時鐘進行操作。因此，容易設計串行-并行或并行-串行轉(zhuǎn)換器。
此外，在根據(jù)上述實施例的串行-并行轉(zhuǎn)換器中，分頻部分具有輸入復位信號的復位端子。因此，通過添加用于產(chǎn)生復位信號的同步模式檢測部分，當串行數(shù)據(jù)的輸入模式與同步模式匹配時，能夠輸出包括在輸出并行數(shù)據(jù)中的同步模式。
此外，在上述實例和修改后的實例中，假定諸如觸發(fā)器電路、與電路、或電路的各個電路是單端電路。然而，所述各個電路可以形成為不同的電路。
權利要求
1.一種用于將串行輸入數(shù)據(jù)轉(zhuǎn)換為并行輸出數(shù)據(jù)的串行到并行轉(zhuǎn)換器，其中串行輸入數(shù)據(jù)與輸入時鐘同步，包括分頻器，用于以可變分頻率對輸入時鐘進行分頻以產(chǎn)生單個的分頻后的時鐘；串行到并行轉(zhuǎn)換部分，用于將串行輸入數(shù)據(jù)轉(zhuǎn)換為n比特的并行數(shù)據(jù)，其中n是大于1的整數(shù)，并且根據(jù)可變分頻率來確定；以及同步部分，用于使n比特并行數(shù)據(jù)與單個的分頻后的時鐘同步以輸出并行輸出數(shù)據(jù)。
2.根據(jù)權利要求1所述的串行到并行轉(zhuǎn)換器，其特征在于所述串行到并行轉(zhuǎn)換部分是數(shù)據(jù)移位電路，用于根據(jù)輸入時鐘對串行輸入數(shù)據(jù)進行移位以存儲n比特的串行輸入數(shù)據(jù)，并且將n比特的串行輸入數(shù)據(jù)并行地輸出到同步部分。
3.根據(jù)權利要求1或2所述的串行到并行轉(zhuǎn)換器，其特征在于還包括模式檢測器，用于從存儲在數(shù)據(jù)移位電路中的n比特的串行輸入數(shù)據(jù)中檢測預定的比特模式，其中，當已經(jīng)發(fā)現(xiàn)預定的比特模式時，預定模式檢測器產(chǎn)生復位信號，其中，當產(chǎn)生復位信號時，對分頻器進行復位以啟動其分頻操作，從而使同步部分輸出包括預定比特模式的并行輸出數(shù)據(jù)。
4.一種用于將串行輸入數(shù)據(jù)轉(zhuǎn)換為并行輸出數(shù)據(jù)的串行到并行轉(zhuǎn)換器，其中串行輸入數(shù)據(jù)與輸入時鐘同步，包括第一級串行到并行轉(zhuǎn)換部分，用于將串行輸入數(shù)據(jù)轉(zhuǎn)換為與由輸入時鐘產(chǎn)生的第一級時鐘同步的N比特的并行數(shù)據(jù)，其中N是大于1的整數(shù)；分頻器，用于以可變分頻率對第一級時鐘進行分頻以產(chǎn)生單個的分頻后的時鐘；N個第二級串行到并行轉(zhuǎn)換部分，每一個接收N比特并行數(shù)據(jù)的N比特序列，其中，N個第二級串行到并行轉(zhuǎn)換部分中的每一個將相應的比特序列轉(zhuǎn)換為M比特的并行數(shù)據(jù)，其中，M是大于1的整數(shù)，并且根據(jù)可變分頻率來確定，其中，N個第二級串行到并行轉(zhuǎn)換部分中的每一個包括同步部分，用于使M比特的并行數(shù)據(jù)與單個的分頻后的時鐘同步，從而將N×M比特的同步并行數(shù)據(jù)作為并行輸出數(shù)據(jù)輸出。
5.根據(jù)權利要求4所述的串行到并行轉(zhuǎn)換器，其特征在于第一級串行到并行轉(zhuǎn)換部分是1∶2串行到并行轉(zhuǎn)換部分，用于同時根據(jù)輸入時鐘的上升沿和下降沿的定時，將串行輸入數(shù)據(jù)分為兩個比特序列，其中，通過將輸入時鐘延遲預定時間來產(chǎn)生第一級時鐘。
6.根據(jù)權利要求4所述的串行到并行轉(zhuǎn)換器，其特征在于第一級串行到并行轉(zhuǎn)換部分是1∶2串行到并行轉(zhuǎn)換部分，包括1/2分頻器，所述1/2分頻器對輸入時鐘進行二分頻以產(chǎn)生第一級時鐘，其中，1∶2串行到并行轉(zhuǎn)換部分根據(jù)輸入時鐘和第一級時鐘，將串行的輸入數(shù)據(jù)分為兩個比特序列。
7.根據(jù)權利要求4所述的串行到并行轉(zhuǎn)起，其特征在于N等于或大于3，所述輸入時鐘是用于將串行輸入數(shù)據(jù)分為N比特序列的多相位時鐘。
8.一種用于將串行輸入數(shù)據(jù)轉(zhuǎn)換為并行輸出數(shù)據(jù)的串行到并行轉(zhuǎn)換器，其中串行輸入數(shù)據(jù)與輸入時鐘同步，所述轉(zhuǎn)換器包括第一串行到并行轉(zhuǎn)換部分，用于將串行輸入數(shù)據(jù)轉(zhuǎn)換為與由輸入時鐘產(chǎn)生的第一時鐘同步的N比特的并行數(shù)據(jù)，其中N是大于1的整數(shù)；以及多個串行到并行轉(zhuǎn)換部分，按照多級樹形結構設置，其中，包括在每一級中的每一個串行到并行轉(zhuǎn)換部分接收由包括在前級中的在先串行到并行轉(zhuǎn)換部分產(chǎn)生的并行數(shù)據(jù)的相應比特序列，并且將相應的比特序列轉(zhuǎn)換為并行數(shù)據(jù)，以便向包括在后級中的不同的隨后的串行到并行轉(zhuǎn)換部分輸出并行數(shù)據(jù)的每一個比特序列，從而由多個最終級串行到并行轉(zhuǎn)換部分輸出所述并行輸出數(shù)據(jù)，其中每一級包括分頻器，用于以可變的分頻率對前級的第一時鐘進行分頻以產(chǎn)生當前級的第一時鐘；以及多個串行到并行轉(zhuǎn)換部分，每一個包括數(shù)據(jù)移位器，用于對串行輸入數(shù)據(jù)進行移位以產(chǎn)生n比特的并行數(shù)據(jù)，其中n是大于1的整數(shù)，并且根據(jù)可變的分頻率來確定；以及同步部分，用于將n比特的并行數(shù)據(jù)與當前級的第一時鐘同步以產(chǎn)生當前級的并行數(shù)據(jù)，其中，將當前級的并行數(shù)據(jù)的每一個比特序列輸出到包括在后級中的相應的串行到并行轉(zhuǎn)換部分。
9.一種用于將并行輸入數(shù)據(jù)轉(zhuǎn)換為串行輸出數(shù)據(jù)的并行到串行轉(zhuǎn)換器，其中串行輸出數(shù)據(jù)與輸出同步時鐘同步，所述轉(zhuǎn)換器包括分頻器，用于以可變的分頻率對輸出同步時鐘進行分頻以產(chǎn)生單個的分頻后的時鐘；并行數(shù)據(jù)存儲器，用于存儲并行輸入數(shù)據(jù)；并行數(shù)據(jù)讀取器，用于根據(jù)單個的分頻后的時鐘，從并行數(shù)據(jù)存儲器中讀取n比特的并行數(shù)據(jù)，其中n是大于1的整數(shù)，并且根據(jù)可變的分頻率來確定；以及并行到串行轉(zhuǎn)換部分，用于根據(jù)輸出同步時鐘將n比特的并行輸入數(shù)據(jù)轉(zhuǎn)換為輸出串行數(shù)據(jù)。
10.一種用于將并行輸入數(shù)據(jù)轉(zhuǎn)換為串行輸出數(shù)據(jù)的并行到串行轉(zhuǎn)換器，其中串行輸出數(shù)據(jù)與輸出同步時鐘同步，所述轉(zhuǎn)換器包括分頻器，用于以可變的分頻率對同步時鐘進行分頻以產(chǎn)生單個的分頻后的時鐘，其中同步時鐘從輸出同步時鐘中產(chǎn)生；多個第一并行到串行轉(zhuǎn)換部分，每一個用于轉(zhuǎn)換并行輸入數(shù)據(jù)的不同組的并行比特以產(chǎn)生比特序列；以及第二并行到串行轉(zhuǎn)換部分，用于根據(jù)同步時鐘來轉(zhuǎn)換從第一并行到串行轉(zhuǎn)換部分接收到的每一個比特序列，以便根據(jù)輸出同步時鐘輸出串行輸出數(shù)據(jù)，其中每一個第一并行到串行轉(zhuǎn)換部分包括并行數(shù)據(jù)存儲器，用于存儲并行輸入數(shù)據(jù)的相應組的并行比特；并行數(shù)據(jù)讀取器，用于根據(jù)單個的分頻后的時鐘從并行數(shù)據(jù)存儲器中讀取n比特的并行數(shù)據(jù)，其中n是大于1的整數(shù)，并且根據(jù)可變的分頻率來確定；以及并行到串行轉(zhuǎn)換部分，用于根據(jù)同步時鐘將n比特的并行輸入數(shù)據(jù)轉(zhuǎn)換為比特序列。
11.根據(jù)權利要求10所述的并行到串行轉(zhuǎn)換器，其特征在于第二并行到串行轉(zhuǎn)換部分是2∶1并行到串行轉(zhuǎn)換部分，用于轉(zhuǎn)換從兩個第一并行到串行轉(zhuǎn)換部分接收到的兩個比特序列，以便根據(jù)輸出同步時鐘的上升沿和下降沿的定時來輸出串行輸出數(shù)據(jù)，其中通過將輸出同步時鐘延遲預定時間來產(chǎn)生所述同步時鐘。
12.根據(jù)權利要求10所述的并行到串行轉(zhuǎn)換器，其特征在于第二并行到串行轉(zhuǎn)換部分是2∶1并行到串行轉(zhuǎn)換部分，包括1/2分頻器，所述1/2分頻器用于對輸出同步時鐘進行二分頻以產(chǎn)生同步時鐘，其中，2∶1并行到串行轉(zhuǎn)換部分組合從兩個第一并行到串行轉(zhuǎn)換部分中接收到的兩個比特序列，以便根據(jù)輸出同步時鐘和同步時鐘來輸出串行輸出數(shù)據(jù)。
13.根據(jù)權利要求10所述的并行到串行轉(zhuǎn)換器，其特征在于輸出同步時鐘是多相位時鐘，用于組合從多個第一并行到串行轉(zhuǎn)換部分接收到的每一個比特序列以輸出串行輸出數(shù)據(jù)。
14.一種用于將并行輸入數(shù)據(jù)轉(zhuǎn)換為串行輸出數(shù)據(jù)的并行到串行轉(zhuǎn)換器，其中串行輸出數(shù)據(jù)與輸出同步時鐘同步，包括多個并行到串行轉(zhuǎn)換部分，按照多級樹形結構設置，從而使包括在每級中的每一個并行到串行轉(zhuǎn)換部分從相應的前級并行到串行轉(zhuǎn)換部分中接收前面的比特序列以將其轉(zhuǎn)換為比特序列，將該比特序列輸出到包括在后級中的相應并行到串行轉(zhuǎn)換部分；以及最終并行到串行轉(zhuǎn)換部分(603)，用于對從多個前級并行到串行轉(zhuǎn)換部分接收到的每一個比特序列進行轉(zhuǎn)換以輸出串行輸出數(shù)據(jù)，其中每一級包括分頻器，用于以可變的分頻率對后級的讀取同步時鐘進行分頻以產(chǎn)生當前級的讀取同步時鐘，其中后級的同步時鐘是在后級中產(chǎn)生的讀取同步時鐘；以及多個并行到串行轉(zhuǎn)換部分，每一個包括并行數(shù)據(jù)存儲器，用于存儲來自相應的前級并行到串行轉(zhuǎn)換部分的在先比特序列；并行數(shù)據(jù)讀取器，用于根據(jù)當前級的讀取同步時鐘從并行數(shù)據(jù)存儲器中讀取n比特的并行數(shù)據(jù)，其中n是大于1的整數(shù)，并且根據(jù)可變的分頻率來確定；以及并行到串行轉(zhuǎn)換部分，用于根據(jù)后級的讀取同步時鐘，將n比特的并行數(shù)據(jù)轉(zhuǎn)換為比特序列。
15.根據(jù)權利要求1所述的串行到并行轉(zhuǎn)換器，其特征在于串行到并行轉(zhuǎn)換部分按照差分方式操作。
16.根據(jù)權利要求8所述的并行到串行轉(zhuǎn)換器，其特征在于并行到串行轉(zhuǎn)換部分按照差分方式操作。
全文摘要
公開了一種以各種轉(zhuǎn)換率進行并行到串行或串行到并行轉(zhuǎn)換的數(shù)據(jù)格式轉(zhuǎn)換器。分頻器以可變的分頻率對輸入時鐘進行分頻以產(chǎn)生單個的分頻后的時鐘。數(shù)據(jù)移位電路根據(jù)輸入時鐘對串行輸入數(shù)據(jù)進行移位以輸出n比特的并行數(shù)據(jù)，其中n根據(jù)可變的分頻率來確定。重定時部分使n比特的并行數(shù)據(jù)與單個的分頻后的時鐘同步以輸出并行輸出數(shù)據(jù)。
文檔編號H03M9/00GK1551507SQ20041004212
公開日2004年12月1日 申請日期2004年5月9日 優(yōu)先權日2003年5月9日
發(fā)明者竹內(nèi)正浩, 佐伯貴范, 田中憲一, 一, 范 申請人:日本電氣株式會社, 恩益禧電子股份有限公司