專利名稱：可設(shè)定或控制時(shí)鐘信號的占空比的時(shí)鐘生成電路及其系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時(shí)鐘生成電路及包含它的系統(tǒng)，具體地說，涉及生成可設(shè)定或控制占空比的時(shí)鐘信號的生成電路及包含它的系統(tǒng)。
背景技術(shù)：
LSI(大規(guī)模集成電路Large Scale Integration)或使用LSI的系統(tǒng)中，時(shí)鐘信號是為了取得內(nèi)部元件、內(nèi)部模塊或外部裝置的同步所必要的重要信號。內(nèi)部元件、內(nèi)部模塊或外部裝置與時(shí)鐘信號的上升沿或下降沿同步進(jìn)行運(yùn)算和通信。
生成時(shí)鐘信號的傳統(tǒng)的時(shí)鐘生成電路中，時(shí)鐘信號的占空比例如固定在50％。
因而，接受時(shí)鐘信號的電路的工作量在H電平(邏輯高)的期間和L電平(邏輯低)的期間不同時(shí)，由于該電路的動作頻率根據(jù)工作量多的期間確定，因而動作效率下降。另外，該場合，當(dāng)時(shí)鐘信號的頻率達(dá)到一定以上時(shí)，有消耗功率劇增的問題。
而且，接受時(shí)鐘信號的電路為多個時(shí)有以下問題，即電流峰值同時(shí)發(fā)生，由EMI(電磁干擾Electromagnetic Interference)等引起的噪聲增大。
作為解決上述諸問題的裝置，例如，可考慮改變時(shí)鐘信號的占空比。特開平6-164379號公報(bào)和特開昭62-42613號公報(bào)記載了改變時(shí)鐘信號的占空比的裝置。
特開平6-164379號公報(bào)記載的傳統(tǒng)時(shí)鐘生成電路包括相位比較器和施加該相位比較器的輸出的頻率控制電壓發(fā)生部，通過電容充放電電流可任意設(shè)定頻率的占空比。
特開昭62-42613號公報(bào)記載的傳統(tǒng)的時(shí)鐘生成電路，通過延遲電路和邏輯電路可以增加或減少輸入時(shí)鐘的占空比，通過改變延遲時(shí)間可以可變地微調(diào)該占空比。
但是，改變時(shí)鐘信號的占空比的裝置不限于上述先行文獻(xiàn)記載的裝置。時(shí)鐘信號的占空比最好可以根據(jù)接受時(shí)鐘信號的電路規(guī)模和特性柔性設(shè)定。
本發(fā)明的目的是提供可以根據(jù)接受時(shí)鐘信號的電路規(guī)模和特性柔性設(shè)定或控制時(shí)鐘信號的占空比的時(shí)鐘生成電路及包含它的系統(tǒng)。

發(fā)明內(nèi)容
本發(fā)明一個方面的時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；緩沖處理部，對時(shí)鐘信號進(jìn)行緩沖處理。緩沖處理部包含緩沖處理時(shí)鐘信號的至少一個緩沖電路，使得時(shí)鐘信號的邏輯高的期間和邏輯低的期間互異。
本發(fā)明又一方面的時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率且邏輯高的期間和邏輯低的期間互異的時(shí)鐘信號；緩沖處理部，對時(shí)鐘信號進(jìn)行緩沖處理。
本發(fā)明又一方面的時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；輸出占空比控制信號的波形生成電路；接受時(shí)鐘信號及占空比控制信號的AND門。占空比控制信號中，時(shí)鐘信號及占空比控制信號都為邏輯高的期間和除此以外的期間的比率不同。
本發(fā)明又一方面的時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；輸出占空比控制信號的波形生成電路；接受時(shí)鐘信號及占空比控制信號的OR門。占空比控制信號中，時(shí)鐘信號及占空比控制信號都為邏輯低的期間和除此以外的期間的比率不同。
本發(fā)明又一方面的時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；緩沖處理時(shí)鐘信號的緩沖處理部。緩沖處理部包括可改變時(shí)鐘信號的占空比的至少一個緩沖電路。
本發(fā)明又一方面的時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；緩沖處理時(shí)鐘信號的緩沖處理部。倍增電路可以改變時(shí)鐘信號的占空比。
本發(fā)明又一方面的時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；生成占空比控制信號的波形生成電路；接受時(shí)鐘信號及占空比控制信號的AND門。在占空比控制信號中，時(shí)鐘信號及占空比控制信號都為邏輯高的期間和除此以外的期間的比率可以改變。
本發(fā)明又一方面的時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；生成占空比控制信號的波形生成電路；接受時(shí)鐘信號及占空比控制信號的OR門。在占空比控制信號中，時(shí)鐘信號及占空比控制信號都為邏輯低的期間和除此以外的期間的比率可以改變。
本發(fā)明一個方面的系統(tǒng)，包括輸出時(shí)鐘信號的時(shí)鐘生成電路；用控制信號控制時(shí)鐘信號的占空比的時(shí)鐘控制用電路；控制時(shí)鐘控制用電路的中央處理裝置。時(shí)鐘生成電路包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；緩沖處理時(shí)鐘信號的緩沖處理部。緩沖處理部包括可改變時(shí)鐘信號的占空比的至少一個緩沖電路。
本發(fā)明又一方面的系統(tǒng)，包括輸出時(shí)鐘信號的時(shí)鐘生成電路；用控制信號控制時(shí)鐘信號的占空比的時(shí)鐘控制用電路；控制時(shí)鐘控制用電路的中央處理裝置。時(shí)鐘生成電路包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；緩沖處理時(shí)鐘信號的緩沖處理部。倍增電路可改變時(shí)鐘信號的占空比。
本發(fā)明又一方面的系統(tǒng)，包括輸出時(shí)鐘信號的時(shí)鐘生成電路；用控制信號控制時(shí)鐘信號的占空比的時(shí)鐘控制用電路；控制時(shí)鐘控制用電路的中央處理裝置。時(shí)鐘生成電路包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；生成占空比控制信號的波形生成電路；接受時(shí)鐘信號及占空比控制信號的AND門。在占空比控制信號中，時(shí)鐘信號及占空比控制信號都為邏輯高的期間和除此以外的期間的比率可以改變。
本發(fā)明又一方面的系統(tǒng)，包括輸出時(shí)鐘信號的時(shí)鐘生成電路；用控制信號控制時(shí)鐘信號的占空比的時(shí)鐘控制用電路；控制時(shí)鐘控制用電路的中央處理裝置。時(shí)鐘生成電路包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；生成占空比控制信號的波形生成電路；接受時(shí)鐘信號及占空比控制信號的OR門。在占空比控制信號中，時(shí)鐘信號及占空比控制信號都為邏輯低的期間和除此以外的期間的比率可以改變。
如上所述，根據(jù)本發(fā)明，根據(jù)接收時(shí)鐘信號的電路的規(guī)模和特性，可柔性設(shè)定或控制時(shí)鐘信號的占空比。
通過參考圖面而理解的本發(fā)明的詳細(xì)說明，本發(fā)明的上述及其他目的、特征、方面及優(yōu)點(diǎn)將變得清楚。


圖1是本發(fā)明實(shí)施例1的時(shí)鐘生成電路1A及其外圍電路的方框圖。
圖2是本發(fā)明實(shí)施例1的緩沖電路10a的電路構(gòu)成的電路圖。
圖3是說明本發(fā)明實(shí)施例1的緩沖電路10a的電路動作的動作波形圖。
圖4是本發(fā)明實(shí)施例1的緩沖電路10b的電路構(gòu)成的電路圖。
圖5是說明本發(fā)明實(shí)施例1的緩沖電路10b的電路動作的動作波形圖。
圖6是本發(fā)明實(shí)施例1的緩沖電路10c的電路構(gòu)成的電路圖。
圖7是本發(fā)明實(shí)施例1的緩沖電路10d的電路構(gòu)成的電路圖。
圖8是說明本發(fā)明實(shí)施例1的緩沖電路10d的電路動作的動作波形圖。
圖9是本發(fā)明實(shí)施例1的緩沖電路10e的電路構(gòu)成的電路圖。
圖10是本發(fā)明實(shí)施例1的緩沖電路10f的電路構(gòu)成的電路圖。
圖11是說明本發(fā)明實(shí)施例1的緩沖電路10f的電路動作的動作波形圖。
圖12是本發(fā)明實(shí)施例1的緩沖電路10g的電路構(gòu)成的電路圖。
圖13是說明本發(fā)明實(shí)施例1的緩沖電路10g的電路動作的動作波形圖。
圖14是本發(fā)明實(shí)施例1的時(shí)鐘生成電路1B及其外圍電路的方框圖。
圖15是本發(fā)明實(shí)施例2的PLL電路2a的電路構(gòu)成的電路圖。
圖16是說明本發(fā)明實(shí)施例2的PLL電路2a的電路動作的動作波形圖。
圖17是本發(fā)明實(shí)施例2的PLL電路2b的電路構(gòu)成的電路圖。
圖18是說明本發(fā)明實(shí)施例2的PLL電路2b的電路動作的動作波形圖。
圖19是本發(fā)明實(shí)施例3的時(shí)鐘生成電路1C的電路構(gòu)成的電路圖。
圖20是說明本發(fā)明實(shí)施例3的時(shí)鐘生成電路1C的電路動作的動作波形圖。
圖21是本發(fā)明實(shí)施例3的時(shí)鐘生成電路1D的電路構(gòu)成的電路圖。
圖22是說明本發(fā)明實(shí)施例3的時(shí)鐘生成電路1D的電路動作的動作波形圖。
圖23是本發(fā)明實(shí)施例4的系統(tǒng)100的構(gòu)成的方框圖。
圖24是本發(fā)明實(shí)施例4的系統(tǒng)200的構(gòu)成的方框圖。
圖25是本發(fā)明實(shí)施例4的系統(tǒng)300的構(gòu)成的方框圖。
圖26是本發(fā)明實(shí)施例4的系統(tǒng)400的構(gòu)成的方框圖。
圖27是本發(fā)明實(shí)施例4的系統(tǒng)500的構(gòu)成的方框圖。
圖28是本發(fā)明實(shí)施例4的系統(tǒng)600的構(gòu)成的方框圖。
具體實(shí)施例方式
以下，參照圖面詳細(xì)說明本發(fā)明實(shí)施例。另外，圖中同一或相當(dāng)部分附上同一符號，不重復(fù)其說明。
圖1是本發(fā)明實(shí)施例1的時(shí)鐘生成電路1A及其外圍電路的方框圖。
圖1所示實(shí)施例1的時(shí)鐘生成電路1A接收基準(zhǔn)時(shí)鐘信號CLK0，將時(shí)鐘信號CLK1、CLK2、CLK3分別輸出到外圍電路1000、2000、3000。這里，外圍電路1000、2000、3000是假定諸如隨機(jī)邏輯電路、運(yùn)算器電路、寄存器電路、存儲器電路、模擬電路等的電路。
時(shí)鐘生成電路1A包括PLL(鎖相環(huán)Phase Locked Loop)電路2和緩沖電路10-0A、10-1A、10-2A、10-3A。PLL電路2接受基準(zhǔn)時(shí)鐘信號CLK0。緩沖電路10-0A接受PLL電路2的輸出。緩沖電路10-1A、10-2A、10-3A接受緩沖電路10-0A的輸出，分別輸出時(shí)鐘信號CLK1、CLK2、CLK3。
實(shí)施例1的時(shí)鐘生成電路1A通過改變緩沖電路10-0A、10-1A、10-2A、10-3A分別輸出的輸出緩沖信號的至少一個占空比，柔性改變時(shí)鐘生成電路1A輸出的時(shí)鐘信號的占空比。
以下，說明構(gòu)成緩沖電路10-0A、10-1A、10-2A、10-3A中至少一個的實(shí)施例1的緩沖電路的各具體的構(gòu)成例。
圖2是本發(fā)明實(shí)施例1的緩沖電路10a的電路構(gòu)成的電路圖。
圖2所示實(shí)施例1的緩沖電路10a由反相器11、14進(jìn)行2級串聯(lián)而構(gòu)成。反相器11接受輸入緩沖信號BIN。反相器14接受反相器11的輸出，將輸出緩沖信號BOUT輸出。
反相器11包含在電源結(jié)點(diǎn)和接地結(jié)點(diǎn)之間串聯(lián)的P溝道MOS晶體管12及N溝道MOS晶體管13。輸入緩沖信號BIN輸入P溝道MOS晶體管12及N溝道MOS晶體管13的柵極。P溝道MOS晶體管及N溝道MOS晶體管13的漏極與反相器14的輸入端子連接。
圖2所示實(shí)施例1的緩沖電路10a中，與P溝道MOS晶體管12的輸入信號的門延遲相比，N溝道MOS晶體管13的輸入信號的門延遲量大。門延遲量的大小主要取決于MOS晶體管的源極-漏極電流的差異。
圖3是說明本發(fā)明實(shí)施例1的緩沖電路10a的電路動作的動作波形圖。
由于與P溝道MOS晶體管12的輸入信號的門延遲量相比，N溝道MOS晶體管13的輸入信號的門延遲量較大，因而，對于反相器11中的輸入緩沖信號BIN的延遲量，從H電平向L電平遷移時(shí)比從L電平向H電平遷移時(shí)大。
因此，輸入緩沖信號BIN的占空比為50％時(shí)，如圖3所示，輸出緩沖信號BOUT中，H電平的期間TH變得比L電平的期間TL長。另外，以下若沒有特別說明，輸入緩沖信號BIN的占空比采用50％。另外，以下，晶體管的輸入信號的門延遲量的大小也表現(xiàn)為晶體管的驅(qū)動能力的大小。
另外，實(shí)施例1的緩沖電路10a中，雖然N溝道MOS晶體管13的輸入信號的門延遲量變大，但是相反，P溝道MOS晶體管12的輸入信號的門延遲量也可能變大。此時(shí)，輸出緩沖信號BOUT的L電平的期間變長，因而，有利于L電平的期間中運(yùn)算量多的電路或系統(tǒng)。
另外，實(shí)施例1的緩沖電路10a中，雖然使前級的反相器11所包含的P溝道MOS晶體管12及N溝道MOS晶體管13的輸入信號的門延遲量互不相同，但是也可將其施加到后級的反相器14。該場合也可獲得同樣的效果。
如上所述，實(shí)施例1的緩沖電路10a采用驅(qū)動能力互異的晶體管可改變輸出緩沖信號的占空比。因此，一旦被制造，則難以改變輸出緩沖信號的占空比。因而，接著說明可解決這樣的問題的緩沖電路。另外，以下，若沒有特別說明，電路所包含的晶體管的驅(qū)動能力全部相同。
圖4是本發(fā)明實(shí)施例1的緩沖電路10b的電路構(gòu)成的電路圖。
圖4所示實(shí)施例1的緩沖電路10b由反相器21、29通過2級串聯(lián)構(gòu)成。反相器21包含在電源結(jié)點(diǎn)和接地結(jié)點(diǎn)之間串聯(lián)的P溝道MOS晶體管22及N溝道MOS晶體管23以及驅(qū)動能力控制電路24。
P溝道MOS晶體管22及N溝道MOS晶體管23的兩個柵極接受輸入緩沖信號BIN。反相器29接受來自輸出結(jié)點(diǎn)Nb的輸入，并將輸出緩沖信號BOUT輸出。
驅(qū)動能力控制電路24包括一個輸入反相的OR門25、AND門26、在電源結(jié)點(diǎn)和接地結(jié)點(diǎn)之間串聯(lián)的P溝道MOS晶體管27及N溝道MOS晶體管28。P溝道MOS晶體管22、27在電源結(jié)點(diǎn)和輸出結(jié)點(diǎn)Nb之間并聯(lián)。N溝道MOS晶體管23、28在輸出結(jié)點(diǎn)Nb和接地結(jié)點(diǎn)之間并聯(lián)。
OR門25接收輸入緩沖信號BIN及反相的驅(qū)動能力控制信號DRVP，其輸出與P溝道MOS晶體管27的柵極連接。AND門26接收輸入緩沖信號BIN及驅(qū)動能力控制信號DRVN，其輸出與N溝道MOS晶體管28的柵極連接。
圖5是說明本發(fā)明實(shí)施例1的緩沖電路10b的電路動作的動作波形圖。
驅(qū)動能力控制信號DRVP、DRVN都為L電平(時(shí)刻t1以前)時(shí)，驅(qū)動能力控制電路24內(nèi)的邏輯門25、AND門26分別輸出H電平、L電平。結(jié)果，P溝道MOS晶體管27及N溝道MOS晶體管28都截止。
從而，緩沖電路10b在時(shí)刻t1以前，反相器21中的P溝道MOS晶體管22、27側(cè)和N溝道MOS晶體管23、28側(cè)的驅(qū)動能力變得相同。從而，如圖5所示，輸入緩沖信號BIN在時(shí)刻t1以前，保持原樣地延遲一定時(shí)間后，作為輸出緩沖信號BOUT輸出。
驅(qū)動能力控制信號DRVP、DRVN分別為H電平、L電平(時(shí)刻t1～t2)時(shí)，邏輯門25的輸出與輸入緩沖信號BIN的變化聯(lián)動，而AND門26的輸出總是為L電平。結(jié)果，輸入緩沖信號BIN為L電平時(shí)，P溝道MOS晶體管22、27都導(dǎo)通，而輸入緩沖信號BIN為H電平時(shí)，僅僅N溝道MOS晶體管23導(dǎo)通，而N溝道MOS晶體管28保持截止。
因而，緩沖電路10b在時(shí)刻t1～t2，反相器21內(nèi)的P溝道MOS晶體管22、27側(cè)的驅(qū)動能力變得比N溝道MOS晶體管23、28側(cè)的驅(qū)動能力大，即，對于反相器21中的輸入緩沖信號BIN的延遲量，從L電平向H電平遷移時(shí)比從H電平向L電平遷移時(shí)大。從而，輸出緩沖信號BOUT如圖5所示，在時(shí)刻t1～t2中，L電平的期間TL1變得比H電平的期間TH1長。
驅(qū)動能力控制信號DRVP、DRVN分別為L電平、H電平(時(shí)刻t2以后)時(shí)，邏輯門25的輸出總是為H電平，而AND門26的輸出與輸入緩沖信號BIN的變化聯(lián)動。結(jié)果，輸入緩沖信號BIN為L電平時(shí)，僅僅P溝道MOS晶體管22導(dǎo)通，P溝道MOS晶體管27保持截止，而輸入緩沖信號BIN為H電平時(shí)，N溝道MOS晶體管23、28都導(dǎo)通。
因而，緩沖電路10b在時(shí)刻t2以后，反相器21內(nèi)的N溝道MOS晶體管23、28側(cè)的驅(qū)動能力變得比P溝道MOS晶體管22、27側(cè)的驅(qū)動能力的大。即，對于反相器21中的輸入緩沖信號BIN的延遲量，從H電平向L電平遷移時(shí)比從L電平向H電平遷移時(shí)大。從而，輸出緩沖信號BOUT如圖5所示，在時(shí)刻t2以后，H電平的期間TH2變得比L電平的期間TL2長。
這樣，實(shí)施例1的緩沖電路10b中，在反相器21中設(shè)置驅(qū)動能力控制電路25，用驅(qū)動能力控制信號DRVP、DRVN控制P溝道MOS晶體管側(cè)的驅(qū)動能力和N溝道MOS晶體管側(cè)的驅(qū)動能力，可以調(diào)節(jié)輸出緩沖信號BOUT的占空比。
圖6是本發(fā)明的實(shí)施例1的緩沖電路10c的電路構(gòu)成的電路圖。
圖6所示緩沖器電路10c是將圖4所示緩沖器電路10b的反相器21置換成反相器31而構(gòu)成。反相器31中，驅(qū)動能力控制電路24多級設(shè)置成驅(qū)動能力控制電路24.1、24.2、...，這點(diǎn)與反相器21不同。這樣，通過多級設(shè)置驅(qū)動能力控制電路24，可以更精細(xì)地調(diào)節(jié)輸出緩沖器信號BOUT的占空比。
圖2～6中說明的緩沖器電路10a～10c中，利用晶體管的驅(qū)動能力的差控制占空比，也可以利用反相器間的信號延遲控制占空比。接著說明這樣的實(shí)施例。
圖7是本發(fā)明的實(shí)施例1的緩沖器電路10d的電路構(gòu)成的電路圖。
圖7所示實(shí)施例1的緩沖電路10d包含反相器41、定時(shí)控制電路44、反相器49。
反相器41具有在電源結(jié)點(diǎn)和接地結(jié)點(diǎn)之間串聯(lián)的P溝道MOS晶體管42及N溝道MOS晶體管43。輸入緩沖信號BIN輸入P溝道MOS晶體管42及N溝道MOS晶體管43的柵極。
定時(shí)控制電路44包括NAND門45、AND門46以及在電源結(jié)點(diǎn)和接地結(jié)點(diǎn)之間串聯(lián)的P溝道MOS晶體管47及N溝道MOS晶體管48。NAND門45接收定時(shí)控制信號TMGP及輸入緩沖信號BIN，其輸出與P溝道MOS晶體管47的柵極連接。AND門46接收定時(shí)控制信號TMGN及輸入緩沖信號BIN，其輸出與N溝道MOS晶體管48的柵極連接。
反相器49接受來自P溝道MOS晶體管42、47及N溝道MOS晶體管43、48的漏極的輸入，將輸出緩沖信號BOUT輸出。
圖8是說明本發(fā)明實(shí)施例1的緩沖電路10d的電路動作的動作波形圖。
定時(shí)控制信號TMGP、TMGN都為L電平(時(shí)刻t1以前)時(shí)，定時(shí)控制電路44內(nèi)的NAND門45、AND門46分別輸出H電平、L電平。結(jié)果，P溝道MOS晶體管47、N溝道MOS晶體管48都截止。
從而，緩沖電路10d等價(jià)于反相器41和反相器49直接連接。從而，輸入緩沖信號BIN如圖8所示，在時(shí)刻t1以前，保持原樣地延遲一定時(shí)間后，作為輸出緩沖信號BOUT輸出。
定時(shí)控制信號TMGP、TMGN分別為H電平、L電平(時(shí)刻t1～t2)時(shí)，在定時(shí)控制電路44內(nèi)，NAND門45在輸入緩沖信號BIN分別為H電平、L電平時(shí)分別輸出L電平、H電平，AND門46總是輸出L電平。
因而，若輸入緩沖信號BIN成為H電平，則從反相器41向反相器49輸出L電平的信號，輸出緩沖信號BOUT最初成為H電平，然后，由于定時(shí)控制電路44內(nèi)的P溝道MOS晶體管47導(dǎo)通，電源電位VCC(H電平)施加到反相器49的輸入，因而，輸出緩沖信號BOUT將成為L電平。
從而，定時(shí)控制信號TMGP、TMGN分別為H電平、L電平(時(shí)刻t1～t2)時(shí)，輸出緩沖信號BOUT如圖8所示，L電平的期間TL1變得比H電平的期間TH1長。
定時(shí)控制信號TMGP、TMGN分別為L電平、H電平(時(shí)刻t2以后)時(shí)，在定時(shí)控制電路44內(nèi)，NAND門45總是輸出H電平，AND門46在輸入緩沖信號BIN分別為H電平、L電平時(shí)分別輸出H電平、L電平。
因而，輸入緩沖信號BIN若成為H電平，則從反相器41向反相器49輸出L電平的信號，在輸出緩沖信號BOUT成為H電平的同時(shí)，定時(shí)控制電路44內(nèi)的N溝道MOS晶體管48導(dǎo)通，接地電位GND(L電平)施加到反相器49的輸入。然后，輸入緩沖信號BIN若成為L電平，則從反相器41向反相器49輸出H電平的信號，由于N溝道MOS晶體管48保持一段時(shí)間的導(dǎo)通，因而接地電位GND(L電平)保持一段時(shí)間地施加到反相器49的輸入，輸出緩沖信號BOUT保持一段時(shí)間的H電平。
從而，定時(shí)控制信號TMGP、TMGN分別為L電平、H電平(時(shí)刻t2以后)時(shí)，輸出緩沖信號BOUT如圖8所示，H電平的期間TH2變得比L電平的期間TL2長。
這樣，實(shí)施例1的緩沖電路10d中，在反相器41和反相器49之間插入定時(shí)控制電路44，用定時(shí)控制信號TMGP、TMGN來控制反相器間的信號延遲，可以調(diào)節(jié)輸出緩沖信號BOUT的占空比。
圖9是本發(fā)明實(shí)施例1的緩沖電路10e的電路構(gòu)成的電路圖。
圖9所示實(shí)施例1的緩沖電路10e中，將圖7所示緩沖電路10d中的定時(shí)控制電路44分成多級，如定時(shí)控制電路44.1、44.2、...。這樣，通過多級設(shè)置定時(shí)控制電路44，可以更精細(xì)地調(diào)節(jié)輸出緩沖信號BOUT的占空比。
圖10是本發(fā)明實(shí)施例1的緩沖電路10f的電路構(gòu)成的電路圖。
圖10所示實(shí)施例1的緩沖電路10f包括延遲電路51和AND門52。延遲電路51可以根據(jù)延遲控制信號DLY控制延遲時(shí)間。AND門52接收由延遲電路51延遲的輸入緩沖信號BIN及未由延遲電路51延遲的輸入緩沖信號BIN，將輸出緩沖信號BOUT輸出。
圖11是說明本發(fā)明實(shí)施例1的緩沖電路10f的電路動作的動作波形圖。這里，為了簡單，說明延遲控制信號DLY在H電平及L電平的2值之間變化的情況。但是，這只是一個示例，延遲控制信號DLY一般可以是多值或可以連續(xù)變化。
延遲控制信號DLY為L電平(時(shí)刻t1以前)時(shí)，延遲電路51以某規(guī)定的延遲時(shí)間DLY1來延遲輸入信號。輸入緩沖信號BIN從H電平向L電平遷移時(shí)，AND門52接收未由延遲電路51延遲的輸入緩沖信號BIN，其輸出即刻從H電平向L電平遷移。另一方面，輸入緩沖信號BIN從L電平向H電平遷移時(shí)，在由延遲電路51以延遲時(shí)間DLY1延遲的輸入緩沖信號BIN到達(dá)之前，AND門52的輸出不從L電平向H電平遷移。從而，輸出緩沖信號BOUT如圖11所示，在時(shí)刻t1以前，L電平的期間TL1變得比H電平的期間TH長。
延遲控制信號DLY為H電平(時(shí)刻t1以后)時(shí)，延遲電路51以某規(guī)定的延遲時(shí)間DLY2延遲輸入信號。從而，輸出緩沖信號BOUT如圖11所示，在時(shí)刻t1以后，L電平的期間TL2變得比H電平的期間TH長。另外，由于延遲時(shí)間DLY2假定比延遲時(shí)間DLY1長，因而時(shí)刻t1以后的L電平的期間TL2變得比時(shí)刻t1以前的L電平的期間TL1長。
這樣，在實(shí)施例1的緩沖電路10f中設(shè)置延遲電路，它可在AND門的一個輸入之前通過延遲控制信號控制延遲時(shí)間的長度，從而可根據(jù)延遲控制信號改變輸出緩沖信號BOUT的占空比。
圖12是本發(fā)明實(shí)施例1的緩沖電路10g的電路構(gòu)成的電路圖。
圖12所示實(shí)施例1的緩沖電路10g具備延遲電路51和OR門53，延遲電路51可根據(jù)延遲控制信號DLY控制延遲時(shí)間，OR門53接收由延遲電路51延遲的輸入緩沖信號BIN及未由延遲電路51延遲的輸入緩沖信號BIN，將輸出緩沖信號BOUT輸出。
圖13是說明本發(fā)明實(shí)施例1的緩沖電路10g的電路動作的動作波形圖。這里，為了簡單，說明延遲控制信號DLY在H電平及L電平的2值之間變化的情況。但是，這只是一個示例，延遲控制信號DLY一般可以是多值或可以連續(xù)變化。
延遲控制信號DLY為L電平(時(shí)刻t1以前)時(shí)，延遲電路51以某規(guī)定的延遲時(shí)間DLY1延遲輸入信號。輸入緩沖信號BIN從L電平向H電平遷移時(shí)，OR門53接收未由延遲電路51延遲的輸入緩沖信號BIN，其輸出即刻從L電平向H電平遷移。另一方面，輸入緩沖信號BIN從H電平向L電平遷移時(shí)，在由延遲電路51以延遲時(shí)間DLY1延遲的輸入緩沖信號BIN到達(dá)之前，OR門53的輸出不從H電平向L電平遷移。從而，輸出緩沖信號BOUT如圖13所示，在時(shí)刻t1以前，H電平的期間TH1變得比L電平的期間TL長。
延遲控制信號DLY為H電平(時(shí)刻t1以后)時(shí)，延遲電路51以某規(guī)定的延遲時(shí)間DLY2延遲輸入信號。從而，輸出緩沖信號BOUT如圖13所示，時(shí)刻t1以后，H電平的期間TH2變得比L電平的期間TL長。另外，由于延遲時(shí)間DLY2假定比延遲時(shí)間DLY1長，因而，時(shí)刻t1以后的H電平的期間TH2變得比時(shí)刻t1以前的H電平的期間TH1長。
這樣，實(shí)施例1的緩沖電路10g中設(shè)置延遲電路，它可在OR門的一個輸入之前通過延遲控制信號控制延遲時(shí)間的長度，從而可根據(jù)延遲控制信號改變輸出緩沖信號BOUT的占空比。
以下，根據(jù)具體例，說明如何將以上說明的實(shí)施例1的緩沖電路10a～10g適用于圖1的時(shí)鐘生成電路1A中的緩沖電路10-0A、10-1A、10-2A、10-3A。
例如，分別被輸入時(shí)鐘信號CLK1～CLK3的全部外圍電路1000～3000中，H電平的期間中的運(yùn)算量多時(shí)，若將實(shí)施例1的緩沖電路10a～10g適用于緩沖器10-0A，則全部時(shí)鐘信號CLK1～CLK3中，H電平的期間可變長，可實(shí)現(xiàn)外圍電路1000～3000的高速化及低功率化。
另外，例如，僅僅在被輸入時(shí)鐘信號CLK1的外圍電路1000中，H電平的期間中的運(yùn)算量多時(shí)，若將實(shí)施例1的緩沖電路10a～10g適用于緩沖器10-1A，則僅僅在H電平的期間中的運(yùn)算量多的外圍電路1000中可使時(shí)鐘信號CLK1的H電平的期間變長，結(jié)果可以有效地使所有外圍電路1000～3000高速化及低功率化。
該場合，由于時(shí)鐘信號CLK1和CLK2、CLK3的下降沿錯開，因而在下降沿動作的外圍電路1000和外圍電路2000、3000的動作定時(shí)也錯開。從而，由于外圍電路1000～3000中的電流峰值的定時(shí)錯開，例如將時(shí)鐘生成電路1A嵌入LSI時(shí)，由過電流引起LSI的誤動作的可能性降低，可降低EMI等引起的噪聲。
這樣，時(shí)鐘信號CLK1、CLK2、CLK3的占空比的設(shè)定可考慮對所有外圍電路1000～3000進(jìn)行，也可考慮對外圍電路1000～3000中的某特定的電路進(jìn)行。這樣，響應(yīng)系統(tǒng)，通過柔性設(shè)定時(shí)鐘信號的占空比，可構(gòu)成使各模塊發(fā)揮最高的性能的系統(tǒng)。
另外，作為本發(fā)明的實(shí)施例1的時(shí)鐘生成電路1A的一例，參照圖1，考慮在緩沖電路10-0A、10-1A、10-2A、10-3A的至少一個中形成使電源電位VCC或接地電位GND變化的構(gòu)成。該場合，由于該緩沖電路的邏輯閾值偏移，因而可以改變輸出緩沖信號的占空比。另外，通過由控制信號控制該電源電位VCC或接地電位GND的變化量，可通過控制信號調(diào)節(jié)輸出緩沖信號的占空比。
另外，作為本發(fā)明的實(shí)施例1的時(shí)鐘生成電路1A的其他一例，參照圖1，考慮在緩沖電路10-0A、10-1A、10-2A、10-3A的至少一個中形成使該緩沖電路所包含的晶體管的基板電位變化的構(gòu)成。該場合，由于該緩沖電路的邏輯閾值偏移，因而可以改變輸出緩沖信號的占空比。另外，通過由控制信號控制該晶體管的基板電位的變化量，可由控制信號調(diào)節(jié)輸出緩沖信號的占空比。
如上所述，根據(jù)實(shí)施例1，通過改變時(shí)鐘生成電路1A的構(gòu)成要素即緩沖電路10-0A、10-1A、10-2A、10-3A分別輸出的輸出緩沖信號的至少一個占空比，可實(shí)現(xiàn)包含時(shí)鐘生成電路1A的系統(tǒng)的高速化及低功率化。
圖14是本發(fā)明實(shí)施例2的時(shí)鐘生成電路1B及其外圍電路的方框圖。
圖14所示實(shí)施例2的時(shí)鐘生成電路1B接受基準(zhǔn)時(shí)鐘信號CLK0，將時(shí)鐘信號CLK1、CLK2、CLK3分別輸出到外圍電路1000、2000、3000。這里，外圍電路1000、2000、3000假定是例如隨機(jī)邏輯電路、運(yùn)算器電路、寄存器電路、存儲器電路、模擬電路等的電路。
時(shí)鐘生成電路1B包括PLL電路2B和緩沖電路10-0、10-1、10-2、10-3。PLL電路2B接受基準(zhǔn)時(shí)鐘信號CLK0。緩沖電路10-0接受PLL電路2B的輸出。緩沖電路10-1、10-2、10-3接受緩沖電路10-0的輸出，分別輸出時(shí)鐘信號CLK1、CLK2、CLK3。
實(shí)施例2的時(shí)鐘生成電路1B通過改變PLL電路2B輸出的輸出PLL信號的占空比來改變時(shí)鐘生成電路1B輸出的時(shí)鐘信號的占空比。
以下，說明構(gòu)成PLL電路2B的實(shí)施例2的PLL電路的各具體的構(gòu)成例。
圖15是本發(fā)明實(shí)施例2的PLL電路2a的電路構(gòu)成的電路圖。
圖15所示實(shí)施例2的PLL電路2a是數(shù)字PLL電路，包括比較器61、控制電路62、計(jì)數(shù)器63、延遲線64、AND門65。另外，延遲線64的輸出信號反相輸入AND門65的一個輸入端子。
延遲線64及AND門65構(gòu)成環(huán)形振蕩器66。通過環(huán)形振蕩器66的振蕩，從AND門65將輸出PLL信號POUT輸出。輸出PLL信號POUT反饋到延遲線64。同時(shí)向比較器61及控制電路62輸入。
比較器61比較輸出PLL信號POUT和基準(zhǔn)時(shí)鐘信號CLK0的相位，將該相位比較結(jié)果向計(jì)數(shù)器63輸出。
計(jì)數(shù)值控制信號PCNT被激活時(shí)，控制電路62使計(jì)數(shù)器63輸出的數(shù)字計(jì)數(shù)值CNT增減。另外，控制電路62將控制環(huán)形振蕩器66的振蕩的使能信號EN向AND門65的另一輸入端子輸出。
計(jì)數(shù)器63根據(jù)比較器61輸出的相位比較結(jié)果確定數(shù)字計(jì)數(shù)值CNT。當(dāng)計(jì)數(shù)值控制信號PCNT被激活時(shí)，該數(shù)字計(jì)數(shù)值CNT根據(jù)控制電路62輸出的數(shù)字計(jì)數(shù)值CNT的增減指示而增減。
延遲線64接受計(jì)數(shù)器63輸出的數(shù)字計(jì)數(shù)值CNT，調(diào)節(jié)延遲時(shí)間。通過改變延遲線64的延遲時(shí)間，來改變AND門65輸出的輸出PLL信號POUT的占空比。輸出PLL信號POUT成為具有與基準(zhǔn)時(shí)鐘信號CKL0相同頻率或其倍增頻率。
圖16是說明本發(fā)明實(shí)施例2的PLL電路2a的電路動作的動作波形圖。
計(jì)數(shù)值控制信號PCNT為L電平(時(shí)刻t1以前)時(shí)，由于控制電路62不輸出數(shù)字計(jì)數(shù)值CNT的增減指示，因而環(huán)形振蕩器66的振蕩狀態(tài)穩(wěn)定，數(shù)字計(jì)數(shù)值CNT取一定值n。此時(shí)，輸出PLL信號POUT的占空比成為50％。
計(jì)數(shù)值控制信號PCNT為H電平(時(shí)刻t1以后)時(shí)，控制電路62輸出數(shù)字計(jì)數(shù)值CNT的增減指示，數(shù)字計(jì)數(shù)值CNT在輸出PLL信號POUT的上升時(shí)切換成n+1，在下降時(shí)切換成n-1。結(jié)果，延遲線64的延遲時(shí)間在輸出PLL信號POUT為H電平時(shí)變長，L電平時(shí)變短。
從而，計(jì)數(shù)值控制信號PCNT為H電平時(shí)，如圖16所示，輸出PLL信號POUT的H電平的期間變得比L電平的期間長，占空比從50％開始變化。這樣，實(shí)施例2的PLL電路2a中，通過操作計(jì)數(shù)值控制信號PCNT的激活/去激活，可以調(diào)節(jié)輸出PLL信號POUT的占空比。
另外，實(shí)施例2的PLL電路2a中，根據(jù)輸出PLL信號POUT的上升/下降將數(shù)字計(jì)數(shù)值CNT切換到n+1/n-1，但這只是一個示例，一般，可以切換到n+p/n-p(p是自然數(shù))。
另外，上述說明中，說明了通過計(jì)數(shù)值控制信號PCNT的激活/去激活來控制輸出PLL信號POUT的占空比的情況，但是，也不一定要可以控制輸出PLL信號POUT的占空比。例如，通過將計(jì)數(shù)值控制信號PCNT固定在H電平，可以使輸出PLL信號POUT的H電平的期間和L電平的期間的比率總是保持一定以上的差。此時(shí)，由于沒有計(jì)數(shù)值控制信號PCNT的激活/去激活，輸出PLL信號POUT的H電平的期間和L電平的期間的比率變得穩(wěn)定。
圖17是本發(fā)明實(shí)施例2的PLL電路2b的電路構(gòu)成的電路圖。
圖17所示實(shí)施例2的PLL電路2b是數(shù)字PLL電路，包括比較器71、控制電路72、計(jì)數(shù)器73、延遲線74、75、NAND門76、選擇器77、AND門78。另外，選擇器77的輸出信號反相輸入AND門78的一個輸入端子。
延遲線74、75、選擇器77及AND門78構(gòu)成環(huán)形振蕩器79。通過環(huán)形振蕩器79的振蕩，從AND門78將輸出PLL信號POUT輸出。輸出PLL信號POUT反饋到延遲線74，同時(shí)向NAND門76的一個輸入端子及比較器71輸出。
比較器71比較輸出PLL信號POUT和基準(zhǔn)時(shí)鐘信號CLK0的相位，將該相位比較結(jié)果向計(jì)數(shù)器73輸出?？刂齐娐?2將控制環(huán)形振蕩器79的振蕩的使能信號EN向AND門78的另一個輸入端子輸出。計(jì)數(shù)器73根據(jù)比較器71輸出的相位比較結(jié)果，確定數(shù)字計(jì)數(shù)值CNT。
延遲線74、75接受計(jì)數(shù)器73輸出的數(shù)字計(jì)數(shù)值CNT，確定延遲時(shí)間。延遲線74輸出的輸出信號輸入延遲線75，同時(shí)輸入選擇器77的輸入端子B，延遲線75輸出的輸出信號輸入選擇器77的輸入端子A。
NAND門76接受選擇器控制信號PSEL及輸出PLL信號POUT，向選擇器77輸出選擇信號SEL。選擇器77在選擇信號SEL為L電平時(shí)從輸入端子A接受輸入信號，在選擇信號SEL為H電平時(shí)從輸入端子B接受輸入信號，反相輸出到AND門78的一個輸入端子。
圖18是說明本發(fā)明實(shí)施例2的PLL電路2b的電路動作的動作波形圖。
選擇器控制信號PSEL為L電平(時(shí)刻t1以前)時(shí)，不管輸出PLL信號POUT的狀態(tài)如何，選擇信號SEL總是H電平。因而，選擇器77總是選擇不經(jīng)由延遲線75的輸入端子B。從而，此時(shí)環(huán)形振蕩器79穩(wěn)定，輸出PLL信號POUT的占空比成為50％。
選擇器控制信號PSEL為H電平(時(shí)刻t1以后)時(shí)，選擇信號SEL成為輸出PLL信號POUT的反相信號。在時(shí)刻t1，由于輸出PLL信號POUT為H電平，因而選擇信號SEL切換成L電平，選擇器77選擇輸入端子A。結(jié)果，環(huán)形振蕩器79的延遲時(shí)間延長經(jīng)由延遲線75的量。
然后，輸出PLL信號若成為L電平，則選擇信號SEL切換成H電平，選擇器77選擇輸入端子B。結(jié)果，環(huán)形振蕩器79的延遲時(shí)間縮短不經(jīng)由延遲線75的量。從而，選擇器控制信號PSEL為H電平時(shí)，如圖18所示，輸出PLL信號POUT的H電平的期間比L電平的期間長，占空比從50％開始變化。
這樣，實(shí)施例2的PLL電路2b中，通過操作選擇器控制信號PSEL，可以調(diào)節(jié)輸出PLL信號POUT的占空比。
上述說明中，說明了通過選擇器控制信號PSEL的激活/去激活控制輸出PLL信號POUT的占空比的情況，但是也不一定要可以控制輸出PLL信號POUT的占空比。例如，通過將選擇器控制信號PSEL固定在H電平，可以使輸出PLL信號POUT的H電平的期間和L電平期間的比率總是保持一定以上的差。此時(shí)，由于沒有選擇器控制信號PSEL的激活/去激活，輸出PLL信號POUT的H電平的期間和L電平的期間的比率變得穩(wěn)定。
以上說明的如實(shí)施例2的PLL電路2a、2b的數(shù)字PLL電路的場合，計(jì)數(shù)器輸出的數(shù)字計(jì)數(shù)值，基本上由此時(shí)的輸出PLL信號的周期和該數(shù)字PLL電路所包含的晶體管的門延遲的比，即「輸出PLL信號的周期/門延遲」確定。門延遲受晶體管的特性的影響，晶體管的特性受晶體管的制造工藝的偏差以及溫度、電壓等的影響。
現(xiàn)在，考慮將用來自數(shù)字PLL電路的輸出PLL信號操作的電路與該數(shù)字PLL電路在同一基板上設(shè)置的情況，當(dāng)「輸出PLL信號的周期/門延遲」小的場合，由于用來自數(shù)字PLL電路的輸出PLL信號操作的電路對于輸出PLL信號的動作容限小，因而，可有效地根據(jù)需要改變輸出PLL信號的占空比。「輸出PLL信號的周期/門延遲」大的場合，由于用來自數(shù)字PLL電路的輸出PLL信號操作的電路對于輸出PLL信號的動作容限足夠，因而即使改變輸出PLL信號的占空比也幾乎沒有效果，輸出PLL信號的占空比可以是50％。
另外，考慮用軟件改變數(shù)字PLL電路輸出的輸出PLL信號的頻率的情況。輸出PLL信號的頻率高的場合，由于用數(shù)字PLL電路的輸出PLL信號操作的電路對于輸出PLL信號的動作容限小，因而，可有效地根據(jù)需要改變輸出PLL信號的占空比。輸出PLL信號的頻率低的場合，由于用來自數(shù)字PLL電路的輸出PLL信號操作的電路對于輸出PLL信號的動作容限足夠，因而即使改變輸出PLL信號的占空比也幾乎沒有效果，輸出PLL信號的占空比可以是50％。
如上所述，根據(jù)實(shí)施例2，通過改變時(shí)鐘生成電路1B的構(gòu)成要素即PLL電路2B輸出的輸出PLL信號POUT的占空比，可以實(shí)現(xiàn)包含時(shí)鐘生成電路1B的系統(tǒng)的高速化及低功率化。
圖19是本發(fā)明實(shí)施例3的時(shí)鐘生成電路1C的電路構(gòu)成的電路圖。
圖19所示實(shí)施例3的時(shí)鐘生成電路1C包括PLL電路2、波形生成電路81a、AND門82。
PLL電路2接受基準(zhǔn)時(shí)鐘信號CLK0的輸入，輸出成為基準(zhǔn)時(shí)鐘信號CLK0的頻率的3倍的輸出PLL信號POUT。另外，PLL電路2也可以是模擬PLL電路或數(shù)字PLL電路以及其他任何的PLL電路。另外，使基準(zhǔn)時(shí)鐘信號CLK0的頻率增加3倍只是一個示例，基本上可以是任意倍。波形生成電路81a輸出占空比控制信號DTYa。AND門82接受輸出PLL信號POUT及占空比控制信號DTYa的輸入，輸出時(shí)鐘信號CLKa。
占空比控制信號DTYa是由波形生成電路81a波形生成的周期信號，用以使輸出PLL信號POUT及占空比控制信號DTYa都為H電平的期間與除此以外的期間的比率不同。
圖20是說明本發(fā)明實(shí)施例3的時(shí)鐘生成電路1C的電路動作的動作波形圖。
在時(shí)刻t1，對輸出PLL信號POUT及占空比控制信號DTYa都上升作出響應(yīng)，時(shí)鐘信號CLKa上升。在時(shí)刻t2，對輸出PLL信號POUT及占空比控制信號DTYa下降作出響應(yīng)，時(shí)鐘信號CLKa下降。以后，在時(shí)刻t3，時(shí)鐘信號CLKa保持下降，直到輸出PLL信號POUT及占空比控制信號DTYa再次上升為止。
從而，如圖20所示，時(shí)鐘信號CLKa的L電平的期間比H電平的期間長，占空比從50％開始變化。另外，占空比控制信號DTYa與基準(zhǔn)時(shí)鐘信號CLK0為同一頻率時(shí)，時(shí)鐘信號CLKa成為與基準(zhǔn)時(shí)鐘信號CLK0同一頻率。而且，通過從3倍開始改變基準(zhǔn)時(shí)鐘信號CLK0和輸出PLL信號POUT的倍增比，可以調(diào)節(jié)時(shí)鐘信號CLKa的占空比。
圖21是本發(fā)明實(shí)施例3的時(shí)鐘生成電路1D的電路構(gòu)成的電路圖。
圖21所示實(shí)施例3的時(shí)鐘生成電路1D包括PLL電路2、波形生成電路81b、OR門83。
PLL電路2接受基準(zhǔn)時(shí)鐘信號CLK0的輸入，輸出成為基準(zhǔn)時(shí)鐘信號CLK0的頻率的3倍的輸出PLL信號POUT。另外，PLL電路2可以是模擬PLL電路或數(shù)字PLL電路以及其他任何的PLL電路。另外，增加3倍只是一個示例，基本上可以是任意倍。波形生成電路81b輸出占空比控制信號DTYb。OR門83接受輸出PLL信號POUT及占空比控制信號DTYb的輸入，輸出時(shí)鐘信號CLKb。
占空比控制信號DTYb是由波形生成電路81b波形生成的周期信號，用以使輸出PLL信號POUT及占空比控制信號DTYb都為L電平的期間和除此以外的期間的比率不同。
圖22是說明本發(fā)明實(shí)施例3的時(shí)鐘生成電路1D的電路動作的動作波形圖。
在時(shí)刻t1，對輸出PLL信號POUT及占空比控制信號DTYb都下降作出響應(yīng)，時(shí)鐘信號CLKb下降。在時(shí)刻t2，對輸出PLL信號POUT上升作出響應(yīng)，時(shí)鐘信號CLKb上升。以后，在時(shí)刻t3，時(shí)鐘信號CLKb保持上升，直到輸出PLL信號POUT及占空比控制信號DTYb再次下降。
從而，如圖22所示，時(shí)鐘信號CLKb的H電平的期間變得比L電平的期間長，占空比從50％開始變化。另外，占空比控制信號DTYb與基準(zhǔn)時(shí)鐘信號CLK0為同一頻率時(shí)，時(shí)鐘信號CLKb成為與基準(zhǔn)時(shí)鐘信號CLK0同一頻率。而且，通過從3倍開始改變基準(zhǔn)時(shí)鐘信號CLK0和輸出PLL信號POUT的倍增比，可以調(diào)節(jié)時(shí)鐘信號CLKb的占空比。
如上所述，根據(jù)實(shí)施例3，利用波形生成電路改變時(shí)鐘生成電路輸出的時(shí)鐘信號的占空比，可以實(shí)現(xiàn)包含時(shí)鐘生成電路的系統(tǒng)的高速化及低功率化。
接著，說明至少包含本發(fā)明實(shí)施例1～3的時(shí)鐘生成電路1A～1D中的一個的系統(tǒng)的各具體的構(gòu)成例。
圖23是本發(fā)明實(shí)施例4的系統(tǒng)100的構(gòu)成的方框圖。
圖23所示實(shí)施例4的系統(tǒng)100包括時(shí)鐘生成電路1、時(shí)鐘控制寄存器101、外圍電路102、CPU(中央處理器Central Processing Unit)103以及CPU總線104。
時(shí)鐘生成電路1是本發(fā)明實(shí)施例1～3的時(shí)鐘生成電路1A～1D之一，接受基準(zhǔn)時(shí)鐘信號CLK0，向外圍電路102及CPU103輸出時(shí)鐘信號CLK。時(shí)鐘生成電路1由CPU103的指令控制。時(shí)鐘信號CLK的占空比的控制或占空比控制的導(dǎo)通截止可以通過時(shí)鐘控制寄存器101輸出的單個或多個控制信號控制。
這里，控制信號是指，例如，實(shí)施例1的緩沖電路10b中的驅(qū)動能力控制信號DRVP、DRVN，實(shí)施例1的緩沖電路10d中的定時(shí)控制信號TMGP、TMGN，實(shí)施例1的緩沖電路10f、10g中的延遲控制信號DLY，實(shí)施例2的PLL電路2A中的計(jì)數(shù)值控制信號PCNT，實(shí)施例2的PLL電路2A中的選擇器控制信號PSEL，實(shí)施例3的時(shí)鐘生成電路1C、1D中的占空比控制信號DTYa、DTYb等。
時(shí)鐘控制寄存器101，可以從CPU103通過CPU總線104執(zhí)行寄存器值的讀出/寫入。從而，時(shí)鐘控制寄存器101保持的寄存器值映射到CPU103的地址空間上。
外圍電路102可以由CPU103通過CPU總線104進(jìn)行控制，在時(shí)鐘生成電路1及時(shí)鐘控制寄存器101之間進(jìn)行信號收發(fā)。作為外圍電路102，除了支援系統(tǒng)100的動作的電路和接受時(shí)鐘信號CLK而動作的電路，例如，還可考慮電流測量電路、溫度測量電路等的電路。
外圍電路102為電流測量電路時(shí)，逐漸改變時(shí)鐘信號CLK的占空比，測量根據(jù)時(shí)鐘信號CLK而動作的電路的消耗電流，將消耗電流最少的占空比作為時(shí)鐘信號CLK的占空比，從而可以最佳設(shè)定時(shí)鐘信號CLK的占空比。
外圍電路102為溫度測量電路時(shí)，逐漸改變時(shí)鐘信號CLK的占空比，測量根據(jù)時(shí)鐘信號CLK而動作的電路的溫度，將溫度最低的占空比作為時(shí)鐘信號CLK的占空比，從而可以最佳設(shè)定時(shí)鐘信號CLK的占空比。
CPU103直接或經(jīng)由CPU總線104控制時(shí)鐘生成電路1、時(shí)鐘控制寄存器101及外圍電路102，從而執(zhí)行整個系統(tǒng)100的控制。這樣，實(shí)施例4的系統(tǒng)100可以由軟件控制時(shí)鐘信號CLK的占空比。
圖24是本發(fā)明實(shí)施例4的系統(tǒng)200的構(gòu)成的方框圖。
圖24所示實(shí)施例4的系統(tǒng)200與系統(tǒng)100的不同僅僅在于將時(shí)鐘控制寄存器101置換成時(shí)鐘控制電路201。從而，與系統(tǒng)100重復(fù)的部分的說明省略。
時(shí)鐘控制電路201是控制時(shí)鐘生成電路1的專用的控制電路，由CPU103經(jīng)由CPU總線104進(jìn)行控制。時(shí)鐘信號CLK的占空比的控制或占空比控制的導(dǎo)通截止由時(shí)鐘控制電路201輸出的單個或多個控制信號執(zhí)行。
這里與系統(tǒng)100的場合同樣，控制信號是指，例如，驅(qū)動能力控制信號DRVP、DRVN，定時(shí)控制信號TMGP、TMGN，延遲控制信號DLY，計(jì)數(shù)值控制信號PCNT，選擇器控制信號PSEL，占空比控制信號DTYa、DTYb等。這樣，實(shí)施例4的系統(tǒng)200可以由軟件控制時(shí)鐘信號CLK的占空比。
另外，實(shí)施例4的系統(tǒng)100、200中，CPU103根據(jù)由CPU103間接控制的時(shí)鐘生成電路1發(fā)來的時(shí)鐘信號CLK而動作。但是，這樣的系統(tǒng)構(gòu)成只是一個示例，CPU103也可以是根據(jù)來自其他時(shí)鐘生成電路的時(shí)鐘信號而動作的CPU。
圖25是本發(fā)明實(shí)施例4的系統(tǒng)300的構(gòu)成的方框圖。
圖25所示實(shí)施例4的系統(tǒng)300包括時(shí)鐘生成電路1、外部端子301。
時(shí)鐘生成電路1是本發(fā)明實(shí)施例1～3的時(shí)鐘生成電路1A～1D之一，接受基準(zhǔn)時(shí)鐘信號CLK0，輸出時(shí)鐘信號CLK。系統(tǒng)300根據(jù)以從外部端子301直接輸入的單個或多個控制信號或來自外部端子301的輸入為基礎(chǔ)而運(yùn)算生成的單個或多個控制信號，可以控制時(shí)鐘信號CLK的占空比的控制或占空比控制的導(dǎo)通截止。
這里與系統(tǒng)100的場合同樣，控制信號是指，例如，驅(qū)動能力控制信號DRVP、DRVN、定時(shí)控制信號TMGP、TMGN、延遲控制信號DLY、計(jì)數(shù)值控制信號PCNT、選擇器控制信號PSEL、占空比控制信號DTYa、DTYb等。
另外，通過將外部的電流計(jì)與外部端子301連接，逐漸改變時(shí)鐘信號CLK的占空比，測量根據(jù)時(shí)鐘信號CLK而動作的電路的消耗電流，將消耗電流最少的占空比作為時(shí)鐘信號CLK的占空比，從而，可以最佳設(shè)定時(shí)鐘信號CLK的占空比。
或，通過將外部的溫度計(jì)與外部端子301連接，逐漸改變時(shí)鐘信號CLK的占空比，測量根據(jù)時(shí)鐘信號CLK而動作的電路的溫度，將溫度最低的占空比作為時(shí)鐘信號CLK的占空比，從而，可以最佳設(shè)定時(shí)鐘信號CLK的占空比。
這樣，通過用外部端子301的輸入控制時(shí)鐘生成電路1，實(shí)施例4的系統(tǒng)300中，可根據(jù)例如使用的系統(tǒng)來確定時(shí)鐘信號CLK的占空比，并可從外部的其他系統(tǒng)或控制電路控制時(shí)鐘信號CLK的占空比。
圖26是本發(fā)明實(shí)施例4的系統(tǒng)400的構(gòu)成的方框圖。
圖26所示實(shí)施例4的系統(tǒng)400包括時(shí)鐘生成電路1、熔絲電路401。
時(shí)鐘生成電路1是本發(fā)明實(shí)施例1～3的時(shí)鐘生成電路1A～1D之一，接受基準(zhǔn)時(shí)鐘信號CLK0，輸出時(shí)鐘信號CLK。系統(tǒng)400根據(jù)來自熔絲電路401的單個或多個控制信號，可以控制時(shí)鐘信號CLK的占空比的控制或占空比控制的導(dǎo)通截止。熔絲電路401例如采用激光整形的技術(shù)來設(shè)定控制信號。
這里與系統(tǒng)100的場合同樣，控制信號是指，例如，驅(qū)動能力控制信號DRVP、DRVN、定時(shí)控制信號TMGP、TMGN、延遲控制信號DLY、計(jì)數(shù)值控制信號PCNT、選擇器控制信號PSEL、占空比控制信號DTYa、DTYb等。
這樣，通過由熔絲電路401控制時(shí)鐘生成電路1，在將系統(tǒng)400嵌入例如LSI的場合，通過制造測試評價(jià)該LSI的特性，根據(jù)結(jié)果可以確定時(shí)鐘信號CLK的最佳占空比。
圖27是本發(fā)明實(shí)施例4的系統(tǒng)500的構(gòu)成的方框圖。
圖27所示實(shí)施例4的系統(tǒng)500包括時(shí)鐘生成電路1和ROM(只讀存儲器Read Only Memory)電路501。
時(shí)鐘生成電路1是本發(fā)明實(shí)施例1～3的時(shí)鐘生成電路1A～1D之一，接受基準(zhǔn)時(shí)鐘信號CLK0，輸出時(shí)鐘信號CLK。系統(tǒng)500根據(jù)來自ROM電路501的單個或多個控制信號，可以控制時(shí)鐘信號CLK的占空比的控制或占空比控制的導(dǎo)通截止。
這里與系統(tǒng)100的場合同樣，控制信號是指，例如，驅(qū)動能力控制信號DRVP、DRVN、定時(shí)控制信號TMGP、TMGN、延遲控制信號DLY、計(jì)數(shù)值控制信號PCNT、選擇器控制信號PSEL、占空比控制信號DTYa、DTYb等。
ROM電路401，例如，可以是掩模ROM、PROM(可編程只讀存儲器Programmable ROM)、EPROM(可擦寫可編程只讀存儲器ElectricallyProgrammable ROM)、代表閃速存儲器的EEPROM(電可擦寫可編程只讀存儲器Electrically Erasable and Programmable ROM)。這樣，通過由ROM電路501控制時(shí)鐘生成電路1，根據(jù)使用的系統(tǒng)可以確定時(shí)鐘信號CLK的最佳占空比。
圖28是本發(fā)明實(shí)施例4的系統(tǒng)600的構(gòu)成的方框圖。
圖28所示實(shí)施例4的系統(tǒng)600包括時(shí)鐘生成電路1和計(jì)時(shí)電路601。
時(shí)鐘生成電路1是本發(fā)明實(shí)施例1～3的時(shí)鐘生成電路1A～1D之一，接受基準(zhǔn)時(shí)鐘信號CLK0，輸出時(shí)鐘信號CLK。系統(tǒng)600根據(jù)來自計(jì)時(shí)電路601的單個或多個控制信號，可以控制時(shí)鐘信號CLK的占空比的控制或占空比控制的導(dǎo)通截止。
這里與系統(tǒng)100的場合同樣，控制信號是指，例如，驅(qū)動能力控制信號DRVP、DRVN、定時(shí)控制信號TMGP、TMGN、延遲控制信號DLY、計(jì)數(shù)值控制信號PCNT、選擇器控制信號PSEL、占空比控制信號DTYa、DTYb等。
計(jì)時(shí)電路601可以是時(shí)鐘生成電路1專用，在將系統(tǒng)600嵌入系統(tǒng)LSI時(shí)，可以兼用作該外圍電路內(nèi)的計(jì)時(shí)器，也可以由該系統(tǒng)LSI的CPU測量循環(huán)數(shù)。
這樣，通過由計(jì)時(shí)電路601控制時(shí)鐘生成電路1，可以每隔一定時(shí)間或一定循環(huán)地改變時(shí)鐘信號CLK的占空比，從而可以控制時(shí)鐘信號CLK的占空比。
另外，作為本發(fā)明實(shí)施例4的系統(tǒng)的一例，可以考慮組合使用圖23～28所示系統(tǒng)100～600的構(gòu)成。參照圖23，可以考慮外圍電路102為包括系統(tǒng)300的外部端子301、系統(tǒng)400的熔絲電路401、系統(tǒng)500的ROM電路501、系統(tǒng)600的計(jì)時(shí)電路601以及接受時(shí)鐘信號CLK而動作的電路的復(fù)合電路的情況。
該場合，可以對時(shí)鐘控制寄存器101、外部端子301、熔絲電路401、ROM電路501及計(jì)時(shí)電路601個別設(shè)定時(shí)鐘信號CLK的占空比。另外，接受時(shí)鐘信號CLK而動作的電路的動作中，可以由CPU103分別微調(diào)時(shí)鐘控制寄存器101、外部端子301、熔絲電路401、ROM電路501及計(jì)時(shí)電路601的時(shí)鐘信號CLK的占空比。另外，時(shí)鐘控制寄存器101也可以置換成系統(tǒng)200的時(shí)鐘控制電路201。
另外，作為本發(fā)明實(shí)施例4的系統(tǒng)的另一例，對應(yīng)于LSI所包含的各模塊，考慮分開使用圖23～28所示系統(tǒng)100～600的構(gòu)成。參照圖23，考慮外圍電路102為復(fù)合電路的情況，它包括系統(tǒng)300的外部端子301、系統(tǒng)400的熔絲電路401、系統(tǒng)500的ROM電路501、系統(tǒng)600的計(jì)時(shí)電路601以及分割成接受時(shí)鐘信號CLK而動作的多個模塊的電路。
該場合，響應(yīng)接受時(shí)鐘信號CLK而動作的電路的各模塊，通過適當(dāng)選擇時(shí)鐘控制寄存器101、外部端子301、熔絲電路401、ROM電路501及計(jì)時(shí)電路601，可分別最佳設(shè)定時(shí)鐘信號CLK0各模塊中的占空比。結(jié)果，作為整體，可實(shí)現(xiàn)更佳的系統(tǒng)。另外，時(shí)鐘控制寄存器101也可以置換成系統(tǒng)200的時(shí)鐘控制電路201。
參照圖23，外圍電路102包含分割成接受時(shí)鐘信號CLK而動作的多個模塊的電路時(shí)，可以以多個模塊為整體測定/變更時(shí)鐘信號CLK的最佳占空比，也可以以模塊為單位測定/變更時(shí)鐘信號CLK的最佳占空比。
以模塊整體測定/變更時(shí)鐘信號CLK的最佳占空比時(shí)，由于測定電路、占空比變更電路等的電路單一，因而電路構(gòu)造變得簡單。以模塊單位測定/變更時(shí)鐘信號CLK的最佳占空比時(shí)，由于測定電路、占空比變更電路等的電路都各自變得必要，因而電路構(gòu)造變得復(fù)雜，但是可以更柔性地測定/變更時(shí)鐘信號CLK的最佳占空比。
接著，參照圖23，考慮外圍電路102包含分割成接受時(shí)鐘信號CLK而動作的多個模塊的電路，而且，時(shí)鐘生成電路1輸出的時(shí)鐘信號CLK不僅向系統(tǒng)100的內(nèi)部，也向外部提供的情況。
該場合，例如，可以將供給系統(tǒng)100的外部的時(shí)鐘信號CLK的占空比設(shè)為50％，并僅僅分別設(shè)定供給系統(tǒng)100內(nèi)部的各模塊的時(shí)鐘信號CLK的占空比。通過這樣的占空比設(shè)定使時(shí)鐘信號CLK的占空比不同，從而避免系統(tǒng)100內(nèi)部的某特定的模塊誤動作的危險(xiǎn)性。另外，時(shí)鐘信號CLK的占空比的不同可以避免系統(tǒng)100內(nèi)部的某特定模塊的性能降低的危險(xiǎn)性。
另外，通過上述占空比設(shè)定，可使系統(tǒng)100和系統(tǒng)上的其他LSI的時(shí)鐘信號CLK的占空比適當(dāng)錯開，結(jié)果，兩者的動作定時(shí)錯開。從而，由于兩者的電流峰值的定時(shí)錯開，因而可以降低由過電流引起系統(tǒng)100的誤動作的可能性，并可降低EMI等導(dǎo)致的噪聲。
如上所述，根據(jù)實(shí)施例4，通過形成包含本發(fā)明實(shí)施例1～3的時(shí)鐘生成電路1A～1D的系統(tǒng)，可以實(shí)現(xiàn)系統(tǒng)的高性能。
雖然詳細(xì)說明了本發(fā)明，但是這些只是進(jìn)行例示而不是限定，應(yīng)該明白發(fā)明的精神和范圍僅僅由所附的權(quán)利要求書限定。
權(quán)利要求
1.一種時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與上述基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；緩沖處理部，對上述時(shí)鐘信號進(jìn)行緩沖處理，上述緩沖處理部包含緩沖處理上述時(shí)鐘信號的至少一個緩沖電路，使得上述時(shí)鐘信號的邏輯高的期間和邏輯低的期間互異。
2.權(quán)利要求1所述的時(shí)鐘生成電路，其特征在于，上述緩沖電路包括接受上述時(shí)鐘信號的第1反相電路和接受上述第1反相電路的輸出的第2反相電路，上述第1及第2反相電路之一包括連接于電源結(jié)點(diǎn)和輸出結(jié)點(diǎn)之間，具有一個極性的第1晶體管；連接于上述輸出結(jié)點(diǎn)和接地結(jié)點(diǎn)之間，具有另一極性的第2晶體管，上述第1晶體管的輸入信號的門延遲量和上述第2晶體管的輸入信號的門延遲量互異。
3.權(quán)利要求1所述的時(shí)鐘生成電路，其特征在于，上述緩沖電路中，電源電位及接地電位的至少一個不同于上述緩沖處理部的其他電源電壓或接地電壓。
4.權(quán)利要求1所述的時(shí)鐘生成電路，其特征在于，上述緩沖電路中，該緩沖電路所包含的晶體管的基板電位不同于上述緩沖處理部所包含的其他晶體管的基板電位。
5.一種時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與上述基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率且邏輯高的期間和邏輯低的期間互異的時(shí)鐘信號；緩沖處理部，對上述時(shí)鐘信號進(jìn)行緩沖處理。
6.權(quán)利要求5所述的時(shí)鐘生成電路，其特征在于，上述倍增電路包括環(huán)形振蕩器；比較器，比較從上述環(huán)形振蕩器輸出的上述時(shí)鐘信號和上述基準(zhǔn)時(shí)鐘信號的相位；計(jì)數(shù)器，根據(jù)上述比較器輸出的相位比較結(jié)果確定數(shù)字計(jì)數(shù)值；控制電路，根據(jù)上述時(shí)鐘信號的上升/下降來增減上述數(shù)字計(jì)數(shù)值，上述環(huán)形振蕩器包括根據(jù)上述數(shù)字計(jì)數(shù)值改變延遲時(shí)間的延遲線。
7.權(quán)利要求5所述的時(shí)鐘生成電路，其特征在于，上述倍增電路包括環(huán)形振蕩器；比較器，比較從上述環(huán)形振蕩器輸出的上述時(shí)鐘信號和上述基準(zhǔn)時(shí)鐘信號的相位；計(jì)數(shù)器，根據(jù)上述比較器輸出的相位比較結(jié)果確定數(shù)字計(jì)數(shù)值，上述環(huán)形振蕩器包括串聯(lián)的第1及第2延遲線，接收上述數(shù)字計(jì)數(shù)值并確定延遲時(shí)間；選擇器，根據(jù)上述時(shí)鐘信號選擇來自上述第1及第2延遲線之一的輸入并輸出。
8.一種時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與上述基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；輸出占空比控制信號的波形生成電路；接受上述時(shí)鐘信號及上述占空比控制信號的AND門，上述占空比控制信號中，上述時(shí)鐘信號及上述占空比控制信號都為邏輯高的期間和除此以外的期間的比率不同。
9.一種時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與上述基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；輸出占空比控制信號的波形生成電路；接受上述時(shí)鐘信號及上述占空比控制信號的OR門，上述占空比控制信號中，上述時(shí)鐘信號及上述占空比控制信號都為邏輯低的期間和除此以外的期間的比率不同。
10.一種時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與上述基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；緩沖處理上述時(shí)鐘信號的緩沖處理部，上述緩沖處理部包括可改變上述時(shí)鐘信號的占空比的至少一個緩沖電路。
11.權(quán)利要求10所述的時(shí)鐘生成電路，其特征在于，上述緩沖電路包括接受上述時(shí)鐘信號的第1反相電路；接受上述第1反相電路的輸出的第2反相電路，上述第1及第2反相電路之一包括在電源結(jié)點(diǎn)和輸出結(jié)點(diǎn)之間并聯(lián)并具有一個極性的多個第1晶體管；在上述輸出結(jié)點(diǎn)和接地結(jié)點(diǎn)之間并聯(lián)并具有另一極性的多個第2晶體管；通過多個驅(qū)動能力控制信號來分別控制上述多個第1及第2晶體管的導(dǎo)通截止的驅(qū)動能力控制部。
12.權(quán)利要求10所述的時(shí)鐘生成電路，其特征在于，上述緩沖電路包括接受上述時(shí)鐘信號的第1反相電路；接受上述第1反相電路的輸出的第2反相電路，定時(shí)控制部，通過多個定時(shí)控制信號控制從上述第1反相電路向上述第2反相電路輸出的信號電平的上升或下降定時(shí)。
13.權(quán)利要求10所述的時(shí)鐘生成電路，其特征在于，可用控制信號改變上述緩沖電路的電源電位及接地電位的至少一個。
14.權(quán)利要求10所述的時(shí)鐘生成電路，其特征在于，可用控制信號改變上述緩沖電路所包含的晶體管的基板電位。
15.權(quán)利要求10所述的時(shí)鐘生成電路，其特征在于包括可通過延遲控制信號控制延遲時(shí)間的延遲電路；接受來自上述延遲電路的輸出信號及基準(zhǔn)時(shí)鐘信號并輸出時(shí)鐘信號的邏輯元件。
16.一種時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與上述基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；緩沖處理上述時(shí)鐘信號的緩沖處理部，上述倍增電路可以改變上述時(shí)鐘信號的占空比。
17.權(quán)利要求16所述的時(shí)鐘生成電路，其特征在于，上述倍增電路包括環(huán)形振蕩器；比較器，比較上述環(huán)形振蕩器輸出的上述時(shí)鐘信號和上述基準(zhǔn)時(shí)鐘信號的相位；計(jì)數(shù)器，根據(jù)上述比較器輸出的相位比較結(jié)果，確定數(shù)字計(jì)數(shù)值；控制電路，當(dāng)計(jì)數(shù)值控制信號為規(guī)定值時(shí)，根據(jù)上述時(shí)鐘信號的上升/下降，增減上述數(shù)字計(jì)數(shù)值，上述環(huán)形振蕩器包括根據(jù)上述數(shù)字計(jì)數(shù)值改變延遲時(shí)間的延遲線。
18.權(quán)利要求17所述的時(shí)鐘生成電路，其特征在于，上述計(jì)數(shù)值控制信號根據(jù)上述數(shù)字計(jì)數(shù)值，確定是否取上述規(guī)定值。
19.權(quán)利要求17所述的時(shí)鐘生成電路，其特征在于，上述計(jì)數(shù)值控制信號根據(jù)上述時(shí)鐘信號的頻率，確定是否取上述規(guī)定值。
20.權(quán)利要求16所述的時(shí)鐘生成電路，其特征在于，上述倍增電路包括環(huán)形振蕩器；比較器，比較上述環(huán)形振蕩器輸出的上述時(shí)鐘信號和上述基準(zhǔn)時(shí)鐘信號的相位；計(jì)數(shù)器，根據(jù)上述比較器輸出的相位比較結(jié)果確定數(shù)字計(jì)數(shù)值；邏輯元件，接受選擇器控制信號及上述時(shí)鐘信號并輸出選擇信號，上述環(huán)形振蕩器包括串聯(lián)的第1及第2延遲線，接收上述數(shù)字計(jì)數(shù)值并確定延遲時(shí)間；選擇器，根據(jù)上述選擇信號選擇來自上述第1及第2延遲線之一的輸入并輸出。
21.權(quán)利要求20所述的時(shí)鐘生成電路，其特征在于，上述選擇器控制信號根據(jù)上述數(shù)字計(jì)數(shù)值確定是否取上述規(guī)定值。
22.權(quán)利要求20所述的時(shí)鐘生成電路，其特征在于，上述選擇器控制信號根據(jù)上述時(shí)鐘信號的頻率確定是否取上述規(guī)定值。
23.一種時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與上述基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；生成占空比控制信號的波形生成電路；接受上述時(shí)鐘信號及上述占空比控制信號的AND門，在上述占空比控制信號中，上述時(shí)鐘信號及上述占空比控制信號都為邏輯高的期間和除此以外的期間的比率可以改變。
24.一種時(shí)鐘生成電路，包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與上述基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；生成占空比控制信號的波形生成電路；接受上述時(shí)鐘信號及上述占空比控制信號的OR門，在上述占空比控制信號中，上述時(shí)鐘信號及上述占空比控制信號都為邏輯低的期間和除此以外的期間的比率可以改變。
25.權(quán)利要求10～24所述的時(shí)鐘生成電路，其特征在于，還包括外部端子，通過來自上述外部端子的信號，控制上述時(shí)鐘信號的占空比控制或占空比控制的導(dǎo)通截止。
26.權(quán)利要求10～24所述的時(shí)鐘生成電路，其特征在于，上述時(shí)鐘信號的占空比的控制或占空比控制的導(dǎo)通截止根據(jù)接受上述時(shí)鐘信號而動作的電路的動作電流來進(jìn)行控制。
27.權(quán)利要求10～24所述的時(shí)鐘生成電路，其特征在于，上述時(shí)鐘信號的占空比控制或占空比控制的導(dǎo)通截止根據(jù)接受上述時(shí)鐘信號而動作的電路的溫度來進(jìn)行控制。
28.權(quán)利要求10～24所述的時(shí)鐘生成電路，其特征在于，還包括熔絲電路，上述時(shí)鐘信號的占空比控制或占空比控制的導(dǎo)通截止由上述熔絲電路控制。
29.權(quán)利要求10～24所述的時(shí)鐘生成電路，其特征在于，還包括讀出專用電路，上述時(shí)鐘信號的占空比控制或占空比控制的導(dǎo)通截止由上述讀出專用電路控制。
30.權(quán)利要求10～24所述的時(shí)鐘生成電路，其特征在于，還包括計(jì)時(shí)電路，上述時(shí)鐘信號的占空比控制或占空比控制的導(dǎo)通截止由上述計(jì)時(shí)電路控制。
31.一種系統(tǒng)，包括輸出時(shí)鐘信號的時(shí)鐘生成電路；用控制信號控制上述時(shí)鐘信號的占空比的時(shí)鐘控制用電路；控制上述時(shí)鐘控制用電路的中央處理裝置，上述時(shí)鐘生成電路包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與上述基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；緩沖處理上述時(shí)鐘信號的緩沖處理部，上述緩沖處理部包括可改變上述時(shí)鐘信號的占空比的至少一個緩沖電路。
32.一種系統(tǒng)，包括輸出時(shí)鐘信號的時(shí)鐘生成電路；用控制信號控制上述時(shí)鐘信號的占空比的時(shí)鐘控制用電路；控制上述時(shí)鐘控制用電路的中央處理裝置，上述時(shí)鐘生成電路包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與上述基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；緩沖處理上述時(shí)鐘信號的緩沖處理部，上述倍增電路可改變上述時(shí)鐘信號的占空比。
33.一種系統(tǒng)，包括輸出時(shí)鐘信號的時(shí)鐘生成電路；用控制信號控制上述時(shí)鐘信號的占空比的時(shí)鐘控制用電路；控制上述時(shí)鐘控制用電路的中央處理裝置，上述時(shí)鐘生成電路包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與上述基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；生成占空比控制信號的波形生成電路；接受上述時(shí)鐘信號及上述占空比控制信號的AND門，在上述占空比控制信號中，上述時(shí)鐘信號及上述占空比控制信號都為邏輯高的期間和除此以外的期間的比率可以改變。
34.一種系統(tǒng)，包括輸出時(shí)鐘信號的時(shí)鐘生成電路；用控制信號控制上述時(shí)鐘信號的占空比的時(shí)鐘控制用電路；控制上述時(shí)鐘控制用電路的中央處理裝置，上述時(shí)鐘生成電路包括倍增電路，它接受基準(zhǔn)時(shí)鐘信號的輸入，輸出具有與上述基準(zhǔn)時(shí)鐘信號相同頻率或倍增頻率的時(shí)鐘信號；生成占空比控制信號的波形生成電路；接受上述時(shí)鐘信號及上述占空比控制信號的OR門，在上述占空比控制信號中，上述時(shí)鐘信號及上述占空比控制信號都為邏輯低的期間和除此以外的期間的比率可以改變。
35.權(quán)利要求31～34所述的系統(tǒng)，其特征在于，還包括電流測量電路，用以測量接受上述時(shí)鐘信號而動作的電路的動作電流，上述中央處理裝置根據(jù)上述動作電流的測量結(jié)果，控制上述時(shí)鐘信號的占空比控制或占空比控制的導(dǎo)通截止。
36.權(quán)利要求31～34所述的系統(tǒng)，其特征在于，還包括溫度測量電路，用以測量接受上述時(shí)鐘信號而動作的電路的溫度，上述中央處理裝置根據(jù)上述溫度的測量結(jié)果，控制上述時(shí)鐘信號的占空比控制或占空比控制的導(dǎo)通截止。
37.權(quán)利要求31～34所述的系統(tǒng)，其特征在于，還包括外部端子、熔絲電路、讀出專用電路及計(jì)時(shí)電路中的2個以上，上述2個以上的電路根據(jù)來自上述中央處理裝置的指令，可個別控制上述時(shí)鐘信號的占空比控制或占空比控制的導(dǎo)通截止。
38.權(quán)利要求31～34所述的系統(tǒng)，其特征在于，還包括接受上述時(shí)鐘信號而動作的多個模塊電路，以及外部端子、熔絲電路、讀出專用電路及計(jì)時(shí)電路中的2個以上，上述2個以上的電路根據(jù)來自上述中央處理裝置的指令，可對上述多個模塊電路的每一個控制上述時(shí)鐘信號的占空比控制或占空比控制的導(dǎo)通截止。
39.權(quán)利要求31～34所述的系統(tǒng)，其特征在于，還包括接受上述時(shí)鐘信號而動作的多個模塊電路，根據(jù)來自上述中央處理裝置的指令，可對上述多個模塊電路的每一個個別控制上述時(shí)鐘信號的占空比。
40.權(quán)利要求31～34所述的系統(tǒng)，其特征在于，還包括接受上述時(shí)鐘信號而動作的模塊電路，根據(jù)來自上述中央處理裝置的指令，在向上述模塊電路供給上述時(shí)鐘信號時(shí)和向外部的規(guī)定電路供給上述時(shí)鐘信號時(shí)，個別設(shè)定上述時(shí)鐘信號的占空比。
全文摘要
時(shí)鐘生成電路1A接收基準(zhǔn)時(shí)鐘信號CLK0，將時(shí)鐘信號CLK1、CLK2、CLK3分別輸出到外圍電路1000、2000、3000。通過改變時(shí)鐘生成電路1A包含的緩沖電路10－0A、10－1A、10－2A、10－3A分別輸出的輸出緩沖信號的至少一個占空比，可以改變時(shí)鐘信號CLK1、CLK2、CLK3中至少一個的占空比。
文檔編號H03K7/00GK1574639SQ200410003378
公開日2005年2月2日 申請日期2004年1月29日 優(yōu)先權(quán)日2003年5月23日
發(fā)明者石見幸一 申請人:株式會社瑞薩科技