專利名稱：數(shù)字式vco及使用該數(shù)字式vco的pll電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字式VCO(Voltage Controlled Oscillator壓控振蕩器)及使用該數(shù)字式VCO的PLL(Phase Locked Loop鎖相環(huán))電路。
背景技術(shù)：
圖1A是表示現(xiàn)有的VCO的一例的圖。
如圖1A所示，現(xiàn)有的VCO40例如由2個恒流源41、2個開關(guān)42、電容器43、比較器44、可變參考電壓電路45構(gòu)成。
在VCO40中，恒流源41的電流量基于控制電壓Vin來調(diào)節(jié)，開關(guān)42的通/斷動作受比較器44的輸出信號控制。這樣，通過根據(jù)控制電壓Vin和比較器44的輸出振蕩信號(以下稱為振蕩信號)來控制恒流源41的電流量和開關(guān)42的動作，即可調(diào)節(jié)電容器43充放電的電流量，從而控制比較器44的通/斷動作，并調(diào)節(jié)比較器44輸出的振蕩信號的頻率。另外，可變參考電壓電路45輸出的參考電壓基于比較器44輸出的振蕩信號的高電平或低電平來調(diào)節(jié)，并輸入到比較器44的一個端子。
再有，圖1B所示的VCO46也是表示現(xiàn)有的VCO的一例的圖。
圖1B所示的VCO46被稱為環(huán)形振蕩器(ringoscillator)，它是將反相器47輸出的振蕩信號返回到反相器47的輸入部，從而生成具有規(guī)定頻率的振蕩信號。振蕩信號的頻率可以根據(jù)所連接的反相器47的個數(shù)或輸入到反相器47的偏置電流而調(diào)節(jié)為規(guī)定的頻率，例如可通過增加由恒流源48輸入的偏置電流量，從而縮短反相器47的信號切換動作時間，并提高振蕩信號的頻率。
這樣，現(xiàn)有的VCO40或46可以基于輸入的控制電壓Vin(模擬值)來調(diào)節(jié)振蕩信號的頻率。
但是，現(xiàn)有的VCO40或46的輸出振蕩信號的頻率很大程度上依賴于構(gòu)成VCO40或46的晶體管(未圖示)、電容器43、或者電阻(未圖示)等元件的特性，如果各元件的特性存在偏差，則往往會導致VCO40或46的自激頻率產(chǎn)生很大偏差。
而且，當PLL電路中采用上述VCO40或46時，如果自激頻率偏差很大，將導致因自激頻率偏離俘獲范圍而不能鎖定輸入信號的相位，從而失去PLL電路的功能的問題。
因此，為了抑制上述自激頻率頻率的偏差，通常在上述VCO40中設(shè)置偏差調(diào)整電路。
圖1C表示例如在圖1A的VCO40中設(shè)置了偏差調(diào)整電路50的VCO49的電路結(jié)構(gòu)圖。
圖1C所示的偏差調(diào)整電路50向恒流源41提供防偏差控制電壓Vinb，并抑制構(gòu)成VCO49的元件的特性所引發(fā)的自激頻率的偏差，從而使比較器44輸出的振蕩信號的頻率達到希望的頻率。也就是說，現(xiàn)有的VCO4949通過在產(chǎn)品出廠前檢驗振蕩信號的頻率，并基于檢驗到的頻率來控制振蕩信號的頻率，由此來校正元件特性的偏差。
但是，即使如圖1C所示那樣設(shè)定為具有偏差調(diào)整電路50并消除了自激頻率偏差，例如在產(chǎn)品出廠后，在與偏差校正時的環(huán)境溫度不同的情形下，也往往會產(chǎn)生因元件的溫度特性所引發(fā)的自激頻率的改變。即，在圖1A所示的VCO40中即使由于具有偏差調(diào)整電路50而能夠抑制由各元件的制造偏差所引起的自激頻率的偏差，也不能夠抑制由各元件的溫度特性的偏差所引起的自激頻率的偏差。
另外，在上述偏差調(diào)整電路50中，很難對因電源電壓的變化所引發(fā)的自激頻率的變動進行校正。即，例如，即使在產(chǎn)品出廠前通過偏差調(diào)整電路50將自激頻率校正到希望的頻率，依然存在下述問題產(chǎn)品出廠后，受由于用戶的操作而導致上述VCO49的電源電壓發(fā)生變化時，也不能得到希望的自激頻率。
如上所述，在現(xiàn)有的VCO49中，即使能夠由抑制元件的制造偏差所引發(fā)的自激頻率的偏差，也不能夠抑制由溫度特性的變動或電源電壓的變動所引起的自激頻率的偏差，并且當應(yīng)用到PLL電路時，往往會發(fā)生因其自激頻率偏離俘獲范圍而不能鎖定輸入信號的相位的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種即使對于所使用的元件的制造偏差或溫度特性的變動以及電源電壓的變動也可以將振蕩信號的頻率設(shè)定為希望的頻率的數(shù)字式VCO。
此外，本發(fā)明的另一目的在于提供一種即使對于所使用的元件的制造偏差或溫度特性的變動以及電源電壓的變動仍可良好工作的PLL電路。
為了解決上述問題，本發(fā)明具有如下結(jié)構(gòu)即，本發(fā)明的數(shù)字式VCO包括采用晶振生成規(guī)定頻率信號的晶振電路、將提供的模擬信號轉(zhuǎn)換為數(shù)字信號的轉(zhuǎn)換電路、和將上述晶振電路生成的信號的頻率以基于上述數(shù)字信號的分頻比進行分頻的分頻電路。
如上所述，由于使用了頻率變動不依賴于元件的制造偏差或溫度特性以及電源電壓的變化的、頻率變動較小的晶振，并構(gòu)成了可從基于該晶振生成的信號生成具有希望的頻率的信號的數(shù)字式VCO，所以使減少由元件的制造偏差或溫度特性及電源電壓變化所引發(fā)的輸出信號的頻率變動成為可能。
此外，上述數(shù)字式VCO還可以具有以一定周期獲取從上述轉(zhuǎn)換電路輸出的數(shù)字信號的采樣保持電路。
而且，上述采樣保持電路最好具有下述結(jié)構(gòu)其周期比在上述轉(zhuǎn)換電路中使用的采樣時間長，并可在保持時間內(nèi)保持并輸出從上述轉(zhuǎn)換電路獲取的數(shù)字信號。
由此，在上述轉(zhuǎn)換電路中，即使采樣時間變化也能夠以一定的采樣周期將數(shù)字信號輸出到上述分頻電路，因而可以防止上述分頻電路的誤動作。
再者，上述數(shù)字式VCO也可具有對上述轉(zhuǎn)換電路所產(chǎn)生的上述數(shù)字信號的偏移誤差進行校正的校正電路。
上述偏移誤差表示由上述轉(zhuǎn)換電路中制造上的偏差所產(chǎn)生的出錯的數(shù)字數(shù)據(jù)與不依賴于制造偏差的正確的數(shù)字數(shù)據(jù)間的誤差。這樣，當輸出的數(shù)字信號的值未達到所希望的值時(存在誤差時)，可對數(shù)字信號施加偏移以便使數(shù)字信號的值達到希望的值，并校正由上述轉(zhuǎn)換電路的制造偏差所產(chǎn)生的偏移誤差。
上述VCO也可以具有限制上述分頻比的調(diào)節(jié)范圍的限制電路。
這樣，就可以控制數(shù)字VCO輸出的振蕩頻率的調(diào)節(jié)范圍。
本發(fā)明的PLL電路包括在調(diào)整輸入信號和參考信號間的相位差的PLL電路中檢測上述輸入信號和參考信號間的相位差的檢測電路；將表示上述相位差的信號轉(zhuǎn)換為數(shù)字信號的轉(zhuǎn)換裝置；使用晶振生成規(guī)定頻率的信號的晶振電路；以及將由該晶振電路生成的信號的頻率以基于上述數(shù)字信號的分頻比進行分頻的分頻電路，根據(jù)被上述分頻電路所分頻的信號，調(diào)整上述輸入信號與上述參考信號間的相位差。
這樣，由于使用了頻率變動較小的晶振，并將可從基于該晶振生成的信號生成具有希望的頻率的信號的數(shù)字式VCO應(yīng)用于PLL電路，故該數(shù)字VCO的自激頻率偏差較小，并能夠防止因其自激頻率偏離俘獲范圍而造成不能鎖定輸入信號的相位的狀態(tài)的發(fā)生。
另外，上述PLL電路也可以具有以一定周期獲取上述轉(zhuǎn)換電路輸出的數(shù)字數(shù)據(jù)的采樣保持電路。
由此，在上述轉(zhuǎn)換電路中，即使采樣時間發(fā)生變化也能夠以一定的采樣周期將數(shù)字信號輸出到上述分頻電路，故可以防止上述分頻電路的誤動作。


如果將下述的詳細說明與以下附圖一起參照的話，則本發(fā)明將會更加清晰。
圖1A是現(xiàn)有的VCO的示意圖。
圖1B是現(xiàn)有的VCO的示意圖。
圖1C是現(xiàn)有的VCO中具有偏差調(diào)整電路的電路結(jié)構(gòu)的示意圖。
圖2是本發(fā)明的實施方式所涉及的數(shù)字式VCO的原理結(jié)構(gòu)的示意圖。
圖3是具有本發(fā)明的實施方式所涉及的數(shù)字式VCO的PLL電路的結(jié)構(gòu)的示意圖。
圖4是用于詳細說明本發(fā)明的實施方式的數(shù)字式VCO的圖。
具體實施例方式
以下，使用

本發(fā)明的實施方式。
圖2是本發(fā)明的實施方式的數(shù)字VCO的原理結(jié)構(gòu)的示意圖。
在圖2中，數(shù)字VCO10具有將所提供的模擬信號轉(zhuǎn)換為數(shù)字信號的A/D轉(zhuǎn)換器11(相當于權(quán)利要求中記載的轉(zhuǎn)換電路)；具有晶振并生成具有某一規(guī)定頻率的信號的晶振電路12(相當于權(quán)利要求中記載的晶振電路)；以及根據(jù)上述數(shù)字信號調(diào)節(jié)分頻比、并根據(jù)該分頻比對晶振電路12中生成的信號的頻率進行分頻的可變分頻電路13(相當于權(quán)利要求中記載的分頻電路)。例如，當晶振電路12中生成的振蕩信號的頻率為fxosc時，可變分頻電路13根據(jù)輸入的數(shù)字信號將分頻比變?yōu)镹(大于等于1的整數(shù))，并輸出頻率為fxosc/N的振蕩信號。
上述晶振電路12可以生成由晶振的性質(zhì)所決定的、因制造偏差或溫度特性以及電源電壓變化所引起的頻率變動較小的信號。
這樣，通過使用頻率變動較小的晶振，并構(gòu)成可以從基于該晶振生成的信號生成具有希望的頻率的振蕩信號的數(shù)字式VCO，由此可以減少由制造偏差或溫度特性、及電源電壓變化所引起的自激頻率的偏差。此外，由于上述可變分頻電路13是一種根據(jù)數(shù)字信號對公知的輸入信號的頻率進行分頻的可編程序除法器，故省略其詳細的電路結(jié)構(gòu)圖和說明。同樣地，由于A/D轉(zhuǎn)換器11也可以通過公知的電路結(jié)構(gòu)來實現(xiàn)，故省略其詳細的電路結(jié)構(gòu)圖和說明。
其次，對具有上述數(shù)字VCO10的PLL電路的結(jié)構(gòu)進行說明。
圖3是具有數(shù)字式VCO10的PLL電路的結(jié)構(gòu)的示意圖。此外，雖然圖3所示的PLL電路是用于FM接收機中的PLL電路，但是數(shù)字式VCO10并不限制于FM接收機，也可用于AM接收機或音頻裝置等各種相位鎖定電路。
圖3所示的PLL電路20由相位檢波電路21(相當于權(quán)利要求中記載的檢測電路)、穩(wěn)定PLL電路20的控制環(huán)所必須的環(huán)形濾波器22、數(shù)字式VCO10、第1分頻電路23、和第2分頻電路24構(gòu)成。其中，所述相位檢波電路21生成基于FM接收機中接收的復合信號的相位與參考信號的相位間的相位差的信號(表示相位差的電壓值，以下稱為模擬信號)；所述第1分頻電路23對從數(shù)字式VCO10輸出的參考信號的頻率(例如，76kHz)進行2分頻；所述第2分頻電路24對經(jīng)第1分頻電路23分頻后的參考信號的頻率(例如，38kHz)進行2分頻。
圖3所示的PLL電路20是用于生成與包含在復合信號中的導頻信號(19kHz)同步的參考振蕩信號(38kHz)的電路，根據(jù)對該參考振蕩信號進行2分頻的信號(19kHz)和導頻信號間的相位差，在數(shù)字式VCO10中生成具有希望的頻率的參考振蕩信號。然后，通過使用未圖示的混頻器等、將該PLL電路20輸出的參考振蕩信號與復合信號進行混合等手段，從而獲得希望的聲音信號。
這樣，當數(shù)字式VCO10應(yīng)用在PLL電路20上時，數(shù)字式VCO10的自激頻率的偏差小而較為穩(wěn)定，所以可以防止其偏離俘獲范圍而使輸入信號的相位未被鎖定的狀態(tài)的發(fā)生。
其次，詳細說明上述數(shù)字式VCO10。
圖4是用于詳細說明上述數(shù)字式VCO10的圖。
如圖4所示，數(shù)字式VCO10在A/D轉(zhuǎn)換器11和可變分頻電路13之間設(shè)置有偏移調(diào)整電路30(相當于權(quán)利要求中記載的校正電路)、鎖存電路31(相當于權(quán)利要求中記載的采樣保持電路)、以及調(diào)節(jié)范圍調(diào)整電路32(相當于權(quán)利要求中記載的限制電路)。第3分頻電路33對晶振電路12輸出的振蕩信號的頻率進行K(K大于等于1)分頻，且該經(jīng)過K分頻后的信號作為用于進行A/D轉(zhuǎn)換動作的時鐘信號輸入到A/D轉(zhuǎn)換器11中。此外，偏移調(diào)整電路30、鎖存電路31以及調(diào)節(jié)范圍調(diào)整電路32通過公知的電路結(jié)構(gòu)即可實現(xiàn)，所以省略其詳細的電路結(jié)構(gòu)圖及其說明。
上述偏移調(diào)整電路30是一種用于根據(jù)在外部預(yù)先設(shè)定的調(diào)整信號校正A/D轉(zhuǎn)換器11中因制造偏差或溫度特性所引起的數(shù)字信號的偏移誤差的電路。此外，所謂的校正上述偏移誤差是指例如，將本應(yīng)該從A/D轉(zhuǎn)換器11中輸出的、數(shù)字信號的數(shù)據(jù)值應(yīng)為“001011”但由于A/D轉(zhuǎn)換器11的制造偏差或溫度特性而輸出了值為“001010”的數(shù)據(jù)，借助于從微型計算機等外部控制電路輸入的調(diào)整信號或暫時取入到內(nèi)存中的偏移調(diào)整信號等將其校正(偏移)為“001011”。
如上所述，由于數(shù)字式VCO10中具有偏移調(diào)整電路30，所以可以校正由A/D轉(zhuǎn)換器11的制造偏差或溫度特性所引起的數(shù)字信號的偏移誤差，并可以防止數(shù)字式VCO10的誤動作。
另外，上述鎖存電路31是一種用于以一定的周期對從偏移調(diào)整電路30輸入的數(shù)據(jù)進行采樣，并以一定周期輸出數(shù)據(jù)的電路。
即，是一種用于以比A/D轉(zhuǎn)換電路的采樣時間長的采樣時間輸出數(shù)字信號的數(shù)據(jù)的電路。
由此，在A/D轉(zhuǎn)換器11中，即使采樣時間發(fā)生變化，也能夠以一定的采樣周期將數(shù)字信號輸出到可變分頻電路13，故能夠防止可變分頻電路13的誤動作。
另外，上述調(diào)節(jié)范圍調(diào)整電路32是用于限制可變分頻電路13的分頻比的調(diào)節(jié)范圍的電路。
也就是說，當輸入的數(shù)字信號的數(shù)據(jù)值不超過預(yù)定的下限值時，調(diào)節(jié)范圍調(diào)整電路32固定在下限值并輸出該下限值；當輸入的數(shù)字信號的數(shù)據(jù)值超過不低于預(yù)定的上限值時，調(diào)節(jié)范圍調(diào)整電路32固定在上限值并輸出該上限值。
這樣，通過利用調(diào)節(jié)范圍調(diào)整電路32從而限制數(shù)字式VCO10的振蕩頻率的調(diào)節(jié)范圍，由此可以防止表示較大相位差的數(shù)字信號輸入到可變分頻電路13，并防止PLL電路20的誤動作。
再有，如上所述，本發(fā)明的偏移調(diào)整電路30雖然具有在產(chǎn)品出廠前根據(jù)外部的調(diào)整信號校正從A/D轉(zhuǎn)換器11輸出的數(shù)字信號的偏移誤差的結(jié)構(gòu)，但是也可以比較偏移調(diào)整電路30輸出的數(shù)字信號和規(guī)定的參考信號并根據(jù)其比較結(jié)果調(diào)整數(shù)字信號的偏移誤差。
根據(jù)本發(fā)明，由于使用頻率變動較小的晶振，并構(gòu)成可以從基于該晶振生成的信號生成具有希望的頻率的振蕩信號的數(shù)字式VCO，故可以減少因制造偏差或溫度特性以及電源電壓變化所引起的輸出信號的頻率變動。
當PLL電路中采用本發(fā)明的數(shù)字式VCO時，由于該數(shù)字式VCO的自激頻率的偏差較小，故可以防止由于其偏離俘獲范圍而導致輸入信號的相位不能鎖定的狀態(tài)的發(fā)生。
權(quán)利要求
1.一種數(shù)字式VCO，其特征在于，包括使用晶振生成規(guī)定頻率的信號的晶振電路；將所提供的模擬信號轉(zhuǎn)換為數(shù)字信號的轉(zhuǎn)換電路；以及以基于所述數(shù)字信號的分頻比將所述晶振電路生成的信號的頻率分頻的分頻電路。
2.權(quán)利要求1所述的數(shù)字式VCO，其特征在于，具有以一定周期獲取從所述轉(zhuǎn)換電路輸出的數(shù)字信號的采樣保持電路。
3.權(quán)利要求2所述的數(shù)字式VCO，其特征在于，所述采樣保持電路的周期比所述轉(zhuǎn)換電路所使用的采樣時間長，在保持時間內(nèi)保持并輸出從所述轉(zhuǎn)換電路獲取的數(shù)字信號。
4.權(quán)利要求1所述的數(shù)字式VCO，其特征在于，具有校正所述轉(zhuǎn)換電路中產(chǎn)生的所述數(shù)字信號的偏移誤差的校正電路。
5.權(quán)利要求1所述的數(shù)字式VCO，其特征在于，具有限制所述分頻比的調(diào)節(jié)范圍的限制電路。
6.一種調(diào)整輸入信號和參考信號的相位差的PLL電路，其特征在于，包括檢測所述輸入信號和參考信號間的相位差的檢測電路；將表示所述相位差的信號轉(zhuǎn)換為數(shù)字信號的轉(zhuǎn)換電路；使用晶振生成規(guī)定頻率的信號的晶振電路；以及以基于所述數(shù)字信號的分頻比將所述晶振電路生成的信號的頻率分頻的分頻電路，根據(jù)被所述分頻電路分頻的信號來調(diào)整所述輸入信號和所述參考信號間的相位差。
7.權(quán)利要求6所述的PLL電路，其特征在于，具有以一定周期獲取從所述轉(zhuǎn)換電路輸出的數(shù)字數(shù)據(jù)的采樣保持電路。
全文摘要
一種數(shù)字式VCO，包括將所提供的模擬信號轉(zhuǎn)換為數(shù)字信號的A/D轉(zhuǎn)換器11；設(shè)置有晶振并生成具有某一規(guī)定頻率的信號的晶振電路12；以及可根據(jù)所述數(shù)字信號調(diào)節(jié)分頻比、并根據(jù)該分頻比對晶振電路12生成的信號的頻率進行分頻的可變分頻電路13。
文檔編號H03B19/14GK1675839SQ03818629
公開日2005年9月28日 申請日期2003年7月25日 優(yōu)先權(quán)日2002年8月2日
發(fā)明者青山孝志, 宮城弘 申請人:株式會社豐田自動織機, 新瀉精密株式會社