專利名稱：校正電路，延遲電路和環(huán)形振蕩器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及校正電路，其用于產(chǎn)生校正特性變化的控制信號(hào)的校正電路，這種特性變化是由生產(chǎn)條件或物理?xiàng)l件例如包含在半導(dǎo)體集成電路中的晶體管中的電源和溫度條件變化引起的；以及這種校正電路中的延遲電路和環(huán)形振蕩器電路。特別是，本發(fā)明涉及校正電路，延遲電路和環(huán)形振蕩器電路，它們能更好地在例如內(nèi)部分同步半導(dǎo)體存儲(chǔ)器件中，用來產(chǎn)生基準(zhǔn)時(shí)鐘產(chǎn)生電路(定時(shí)產(chǎn)生電路)。
圖6示出使用晶體管的信號(hào)傳輸延遲特性的常規(guī)延遲電路100。
延遲電路100包括多個(gè)彼此串聯(lián)連接的反相電路103。在每個(gè)反相電路103中，p溝道晶體管101和n溝道晶體管102互補(bǔ)地連接成一對(duì)，連接在電源端子(電源電壓)和地端子(地電壓接地)之間。每個(gè)反相電路103的p溝道晶體管101的柵極和n溝道晶體管102的柵極，各接收來自輸入端子的信號(hào)或來自前級(jí)反相電路103的信號(hào)。p溝道晶體管101和n溝道晶體管102之間的連接點(diǎn)向后級(jí)反相電路103或輸出端子輸出信號(hào)。
當(dāng)例如來自輸入端子或前級(jí)反相電路103的信號(hào)處于H電平(電源電壓)時(shí)，p溝道晶體管101截止(非導(dǎo)通狀態(tài))，n溝道晶體管102導(dǎo)通(導(dǎo)通狀態(tài))。所以，p溝道晶體管101和n溝道晶體管102之間的連接點(diǎn)，向后級(jí)反相電路103或給出端子輸出L電平(地電壓)信號(hào)。當(dāng)來自輸入端子或前級(jí)反相電路103的信號(hào)處于L電平時(shí)，p溝道晶體管101接通，n溝道晶體管102截止。所以，p溝道晶體管101和n溝道晶體管102之間的連接點(diǎn)，向后級(jí)反相電路103或給出端子輸出H電平信號(hào)。
下面將描述具有上述結(jié)構(gòu)的延遲電路100中的延遲時(shí)間。延遲時(shí)間在延遲電路中定義為從輸入信號(hào)電壓達(dá)到指定電壓時(shí)，至輸出信號(hào)電壓達(dá)到指定電壓時(shí)的時(shí)間周期。
圖7示出延遲電路100中的輸入信號(hào)電壓和輸出信號(hào)電壓定時(shí)的定時(shí)圖。在圖7中，電源電壓標(biāo)記為“VCC”，地電壓標(biāo)記為“GND”。這里，延遲時(shí)間是在延遲電路100中從輸入電壓變?yōu)?/2 VCC時(shí)，至輸出信號(hào)電壓變?yōu)?/2 VCC時(shí)的時(shí)間周期。
在延遲電路100中的延遲時(shí)間，隨包含在延遲電路中的晶體管的特性(驅(qū)動(dòng)電流，閾值電平等)而顯著地變化。一般，晶體管特性，因例如延遲電路的電源電壓、延遲電路的環(huán)境溫度和延遲電路的產(chǎn)品參數(shù)(如柵極厚度，柵極寬度，柵極長度等等)而分散。
因此，在具有簡單結(jié)構(gòu)的如圖6所示包含反相電路103的延遲電路100中，圖7中所示的延遲時(shí)間，因電源電壓，環(huán)境溫度，產(chǎn)品參數(shù)等等而分散。由這種分散引起的延遲時(shí)間的變化，對(duì)半導(dǎo)體集成電路中的其他電路必然有不好的結(jié)果。例如，當(dāng)在某些條件下設(shè)置一組延遲時(shí)間時(shí)，延遲時(shí)間在另一些條件下可能會(huì)太長或太短。
日本專利公報(bào)No.7-38394提出了一種控制延遲電路的電路。
圖8示出用來控制延遲時(shí)間的，包括第一校正電路210和第二校正電路220的常規(guī)延遲電路200。
延遲電路200包括交替串聯(lián)連接的多個(gè)反相電路105a和多個(gè)反相電路205b。在圖8的例子中，總共配置四個(gè)反相電路(兩個(gè)反相電路205a和兩個(gè)反相電路205b)。每個(gè)反相電路205a包括含有互補(bǔ)地連接成一對(duì)的p溝道晶體管201和n溝道晶體管202的邏輯反相電路203，和串聯(lián)連接在邏輯反相電路203與電源端子之間的p溝道晶體管204a。每個(gè)反相電路205b包括含有互補(bǔ)地連接成一對(duì)的p溝道晶體管201和n溝道晶體管202的邏輯反相電路203，和串聯(lián)連接在邏輯反相電路203與地端子之間的p溝道晶體管204b。
包含在邏輯反相電路203中的p溝道晶體管201的柵極和n溝道晶體管202的柵極，各接收來自輸入端子的信號(hào)，或來自前級(jí)邏輯反相電路203的信號(hào)。p溝道晶體管201和n溝道晶體管202之間的連接點(diǎn)，向前級(jí)邏輯反相電路203或輸出端子輸出信號(hào)。
包含在反相電路205a中的p溝道晶體管204a接收第一校正電路210中產(chǎn)生的電壓(控制信號(hào))。包含在反相電路205b的n溝道晶體管204b接收第二校正電路220中產(chǎn)生的電壓(控制信號(hào))。
在延遲電路200中，每個(gè)晶體管或諸如此類的驅(qū)動(dòng)功率調(diào)整成使延遲時(shí)間主要受p溝道晶體管204a和n溝道晶體管204b控制。因此，能夠根據(jù)第一校正電路210和第二校正電路220的輸出電壓(控制信號(hào))特性控制延遲時(shí)間。結(jié)果，由延遲電路200引起的延遲時(shí)間基本上與條件無關(guān)。
圖9A是日本專利公報(bào)No.7-38394中示出的第一校正電路210操作的等效電路，圖9B是日本專利公報(bào)No.7-38394中示出的第二校正電路220操作的等效電路。
第一校正電路210包括p溝道晶體管301和電阻器302，以此順序串聯(lián)連接在電源端子與地端子之間。p溝道晶體管301的柵極連接至地電壓。p溝道晶體管301與電阻器302之間的連接點(diǎn)(PO節(jié)點(diǎn))輸出一電壓(控制信號(hào))PO。第二校正電路220包括電阻器304和n溝道晶體管303，以此順序串聯(lián)連接在電源端子與地端子之間。電阻器304與n溝道晶體管303之間的連接點(diǎn)(NO節(jié)點(diǎn))輸出一電壓(控制信號(hào))NO。
下面將描述有上述結(jié)構(gòu)的第一校正電路210和第二校正電路220。第一校正電路210和第二校正電路220的輸出電壓由晶體管的電流一電壓特性和電阻器的電流一電壓特性確定。


圖10A示出包含在第一校正電路210中的元件本身(晶體管和電阻器)的電流—電壓特性圖。圖10B示出包含在第二校正電路220中的元件本身(晶體管和電阻器)的電流—電壓特性圖。
在圖10A中，特性曲線401表示包含在第一校正電路210中的p溝道晶體管301的電流—電壓特性。水平軸表示在某一柵極電壓下的PO輸出電壓。當(dāng)PO輸出電壓在GND電平時(shí)，源極和漏極之間的電壓差是VCC-GND。當(dāng)PO輸出電壓在VCC電平時(shí)，源極和漏極之間的電壓差是0。垂直軸表示源極和漏極之間的電流。特性曲線402表示包含在第一校正電路210中的電阻器302的電流—電壓特性。水平軸表示PO輸出電壓。當(dāng)PO輸出電壓在GND電平時(shí)，電阻器302兩端的電壓差是0。當(dāng)PO輸出電壓在VCC電平時(shí)，電阻器302兩端的電壓差是VCC-GND。垂直軸表示流經(jīng)電阻器302的電流。
在圖10B中，特性曲線403表示包含在第二校正電路220中的n溝道晶體管301的電流—電壓特性。水平軸表示在某一柵極電壓下的NO電壓。當(dāng)NO輸出電壓在GND電平時(shí)，源極和漏極之間的電壓差是0。當(dāng)NO電壓在VCC電平時(shí)，源極和漏極之間的電壓差是VCC-GND。垂直軸表示源極和漏極之間的電流。特性曲線404表示包含在第二校正電路220中的電阻器304的電流—電壓特性。水平軸表示NO電壓。當(dāng)NO電壓在GND電平時(shí)，電阻器304兩端的電壓差是VCC-GND。當(dāng)NO電壓在VCC電平時(shí)，電阻器304兩端的電壓差是0。垂直軸表示流經(jīng)電阻器304的電流。
在第一校正電路210和第二校正電路220中，晶體管和電阻器都是串聯(lián)連接。所以，圖10A中所示的特性曲線401和特性曲線402的交點(diǎn)a表示從第一校正電路210輸出的電壓和輸出的電流。圖10B中所示的特性曲線403和特性曲線404的交點(diǎn)b表示從第二校正電路220輸出的電壓和輸出的電流。
下面將描述在延遲電路200中控制延遲電路時(shí)間的原理。在下面的描述中，晶體管的可能輸出的功率的“增大”(或“減小”)指的是在晶體管的源極和漏極之間流過的電流的增大(或減小)。
從圖9A中所示的第一校正電路210中的PO節(jié)點(diǎn)給出的電壓(PO輸出電壓)作為控制信號(hào)發(fā)送至圖8中所示的p溝道晶體管204a。從圖9B中所示的第二校正電路220中的NO節(jié)點(diǎn)輸出的電壓(NO輸出電壓)作為控制信號(hào)發(fā)送至圖8中所示的n溝道晶體管204b。
當(dāng)例如圖9A中PO節(jié)點(diǎn)的電壓增高時(shí)，p溝道晶體管204a的導(dǎo)通電阻增大，因?yàn)閺哪抢锏妮敵鲭妷?PO輸出電壓)作為控制信號(hào)輸送至圖8中所示的p溝道晶體管204a的柵極。結(jié)果，p溝道晶體管204a的可能輸出的功率減小，因而延遲時(shí)間的延長。相反，當(dāng)圖9A中PO節(jié)點(diǎn)的電壓降低時(shí)，圖8中的p溝道晶體管204a的導(dǎo)通電阻減小。結(jié)果，p溝道晶體管204a的可能輸出的功率增大，因而延遲時(shí)間縮短。
相反，當(dāng)例如圖9B中PO節(jié)點(diǎn)的電壓降低時(shí)，n溝道晶體管204b的導(dǎo)通電阻增大，因?yàn)閺哪抢锏妮敵鲭妷?PO輸出電壓)作為控制信號(hào)輸送至圖8中所示的n溝道晶體管204b的柵極。結(jié)果，n溝道晶體管204b的可能輸出的功率減小，因而延遲時(shí)間的延長。相反，當(dāng)圖9B中PO節(jié)點(diǎn)的電壓增高時(shí)，圖8中的n溝道晶體管204b的導(dǎo)通電阻減小。結(jié)果，n溝道晶體管204b的可能輸出的功率增大，因而延遲時(shí)間縮短。
在圖8所示的延遲電路200中，當(dāng)p溝道晶體管204a(圖8)或n溝道晶體管204b的可能輸出的功率減小時(shí)，延遲時(shí)間延長，當(dāng)p溝道晶體管204a或n溝道晶體管204b的可能輸出的功率增大時(shí)，延遲時(shí)間縮短。
考慮上述內(nèi)容，下面將討論環(huán)境溫度的分散與延遲時(shí)間之間的關(guān)系。一般，當(dāng)電路的環(huán)境溫度降低時(shí)，電路中的晶體管的閾值電壓增高，但由于源極，漏極，溝道區(qū)等等的半導(dǎo)體特性，晶體管可能輸出的功率增大。因此，延遲電路200引起的延遲時(shí)間，在NO節(jié)點(diǎn)或PO節(jié)點(diǎn)的電壓不變時(shí)縮短。
下面將描述當(dāng)圖9A和圖9B所示的第一校正電路210和第二校正電路220的環(huán)境溫度降低時(shí)，延遲電路200的操作。
圖11A示出當(dāng)?shù)谝恍Ｕ娐?10的環(huán)境溫度降低時(shí)，電流—電壓特性中的變化。如圖11A所示，當(dāng)?shù)谝恍Ｕ娐?10的環(huán)境溫度降低時(shí)，p溝道晶體管301(圖9A)的可能輸出的功率增大。結(jié)果，晶體管的電流—電壓特性401a變化至電流—電壓特性401b，因而PO輸出電壓從電壓A增高至電壓B。這樣，電壓(控制信號(hào))從PO節(jié)點(diǎn)(圖9A)增高。
圖11B示出當(dāng)?shù)诙Ｕ娐?20的環(huán)境溫度降低時(shí)，電流—電壓特性中的變化。如圖11B所示，當(dāng)?shù)诙Ｕ娐?20的環(huán)境溫度降低時(shí)，n溝道晶體管301(圖9B)的可能輸出的功率增大。結(jié)果，晶體管的電流—電壓特性403a變化至電流—電壓特性403b，因而PO輸出電壓從電壓C增高至電壓D。這樣，電壓(控制信號(hào))從NO節(jié)點(diǎn)(圖9B)降低。
PO輸出電壓(圖9A)和NO輸出電壓(圖9B)分別輸入至p溝道晶體管204a(圖8)的柵極和n溝道晶體管204b的柵極。所以，每個(gè)p溝道晶體管204a和n溝道晶體管204b的導(dǎo)通電阻增加，因而每個(gè)p溝道晶體管204a和n溝道晶體管204b的可能輸出的功率降低。這樣，校正電路的環(huán)境溫度對(duì)延遲電路200起作用，從而延長延遲時(shí)間。
如上所述，延遲電路200的環(huán)境溫度降低，在PO節(jié)點(diǎn)的電壓和NO節(jié)點(diǎn)(圖8)的電壓不變時(shí)，縮短延遲時(shí)間。但是，PO輸出電壓(圖9A)和NO輸出電壓(圖9B)變化，以致延長延遲時(shí)間。所以，縮短延遲時(shí)間的作用和延長延遲時(shí)間的作用相互抵消，這使延遲時(shí)間能保持不變。
圖12A示出第一校正電路210(圖9A)的輸出電壓和溫度(輸出電壓的溫度依賴性特性)之間的關(guān)系圖。圖12B示出第二校正電路220(圖9B)的輸出電壓和溫度之間的關(guān)系圖。在第一校正電路210和第二校正電路220提供具有圖12A和12B所示溫度依賴性特性的輸出電壓的情況下，能根據(jù)延遲電路200(圖8)中的溫度變化，控制延遲時(shí)間。
在半導(dǎo)體集成電路制造過程中出現(xiàn)的產(chǎn)品參數(shù)中的分散，大體上以相同的方法處理。更詳細(xì)地說，當(dāng)特性在p溝道晶體管204a和n溝道晶體管204b(圖8)的可能輸出的功率減小的方向分散時(shí)，第一校正電路210和第二校正電路220的輸出電壓(PO輸出電壓和NO輸出電壓)在校正延遲電路200中的延遲時(shí)間方向上變化。當(dāng)特性只在n溝道晶體管204b(圖8)中分散時(shí)，只是輸入至第二校正電路220(圖9B)中n溝道晶體管204b的柵極的NO電壓有變化。當(dāng)特性只在p溝道晶體管204a(圖8)中分散時(shí)，只是輸入至第一校正電路210中p溝道晶體管204a的柵極的PO電壓有變化。
下面，將討論加至延遲電路200上的電源變化情況下的操作。
圖13A示出加至第一校正電路210的電源電壓變化時(shí)所得至的電流—電壓特性的變化。如圖13A所示，當(dāng)加至第一校正電路210的電源電壓從電壓1變化至電壓2時(shí)，包括在第一校正電路210中的p溝道晶體管301(圖9A)的柵極與源極之間的電壓差放大。結(jié)果，p溝道晶體管301的電流—電壓特性401a變化為電流—電壓特性401c，因此，PO輸出電壓從電壓A變化至電壓B。如此，從PO節(jié)點(diǎn)(圖9A)來的電壓增高。
圖13B示出當(dāng)加至第二校正電路220的電源電壓變化時(shí)所得到的電流—電壓特性變化。如圖13B所示，當(dāng)加至第二校正電路220的電源電壓從電壓1變化至電壓2時(shí)，包括在第二校正電路220的電阻器304兩端之間的電壓差放大。結(jié)果，電阻器304的電流—電壓特性404a變化為電流—電壓特性404b。n溝道晶體管303的電流—電壓特性403a變化為電流—電壓特性403c。結(jié)果，從圖9B所示的NO的電壓(控制信號(hào))能不依賴于電源電壓。例如，NO輸出電壓可以為電平C的恒定值，而與電源電壓無關(guān)。
圖14A示出第一校正電路210(圖9A)的輸出電壓與電源電壓之間的關(guān)系(輸出電壓的電流—電壓特性)。圖14B示出第二校正電路220(圖9B)的輸出電壓與電源電壓之間的關(guān)系。
如上所述，在NO輸出電壓和PO輸出電壓(圖8)為恒定值的情況下，當(dāng)加至延遲電路200的電源電壓增高時(shí)，延遲時(shí)間縮短。但是，當(dāng)使用提供具有圖14A和14B所示的輸出電壓的第一校正電路210和第二校正電路220時(shí)，PO輸出電壓作用于延遲電路200，導(dǎo)致延遲時(shí)間延長。因此，縮短延遲時(shí)間的作用和延長延遲時(shí)間的作用相互抵消，因而使延遲時(shí)間保持不變。
如上所述，圖8所示的常規(guī)延遲電路200提供有第一校正電路210(圖9A)和第二校正電路220(圖9B)。由于這種結(jié)構(gòu)，抑制由環(huán)境溫度，電源電壓，半導(dǎo)體集成電路的產(chǎn)品參數(shù)等等所引起的延遲時(shí)間中的分散；或者能自由地控制延遲時(shí)間對(duì)環(huán)境溫度，電源電壓，半導(dǎo)體集成電路的產(chǎn)品參數(shù)等等的依賴性。
如上所述，在包括第一校正電路210和第二校正電路220的常規(guī)延遲電路中，能抑制延遲時(shí)間中的分散，或者能自由地控制延遲時(shí)間對(duì)環(huán)境溫度，電源電壓，產(chǎn)品參數(shù)等等的依賴性。
在實(shí)際的半導(dǎo)體加工過程中產(chǎn)生的電阻器依賴于溫度。例如，擴(kuò)散電阻具有正的溫度依賴性，多晶硅電阻具有負(fù)的溫度依賴性。當(dāng)電阻具有正的溫度依賴性時(shí)，例如，在圖10中，當(dāng)隨著環(huán)境溫度降低，電流—電壓特性的電阻減小時(shí)，從第一校正電路210(圖9A)PO節(jié)點(diǎn)來的電壓和從第二校正電路220(圖9B)NO節(jié)點(diǎn)來的電壓，不需要改變延遲電路200中的晶體管電流—電壓特性變化的校正方向。結(jié)果，延遲時(shí)間不能被抑制或控制。
在第一校正電路210(圖9A)和第二校正電路220(圖9B)中，當(dāng)電阻按照產(chǎn)品參數(shù)分散時(shí)(例如，如圖15A所示，當(dāng)電阻器302的電流—電壓特性402a變化為第一校正電路210中的電流—電壓特性402b時(shí))，如圖15A所示，PO輸出電壓從電壓A變化至電壓B。當(dāng)如圖15B所示，電阻器304的電流—電壓特性404a變化為第二校正電路220中的電流—電壓特性404c時(shí)，NO輸出電壓從電壓C變化至電壓D，如圖15B所示。
當(dāng)PO輸出電壓B和NO輸出電壓D分別不超過p溝道晶體管204a和n溝道晶體管204b(圖8)的閾值電壓時(shí)，延遲電路200可不作為延遲電路。在圖9A和9B所示的第一校正電路210和第二校正電路220中，PO輸出電壓和NO輸出電壓不希望地可不超過圖8所示p溝道晶體管204a和n溝道晶體管204b的各自閾值電壓，取決于電阻分散的方式。
當(dāng)實(shí)際使用時(shí)，在第一校正電路210和第二校正電路220(圖9A和9B)中，發(fā)射電流經(jīng)常地在電源端子VCC和地端子GND之間流動(dòng)。
為避免這一點(diǎn)的提議是，在具有待用功能的半導(dǎo)體存儲(chǔ)器或類似的器件中，設(shè)置消除待用功能的信號(hào)(CEB信號(hào))，使得當(dāng)CEB信號(hào)在GND電平(L電平)時(shí)，器件處于待用—釋放狀態(tài)，當(dāng)CEB信號(hào)在VCC電平(H電平)時(shí)，器件處于待用狀態(tài)。
圖16示出將CEB信號(hào)輸入第一校正電路210和第二校正電路220(圖8)的校正電路系統(tǒng)230的電路圖。這個(gè)電路的配置披露在日本專利公報(bào)No.7-38394中。
在校正電路系統(tǒng)230中，CEB信號(hào)輸入至包括在第一校正電路210中的p溝道晶體管301的柵極，經(jīng)反相電路305反相的信號(hào)，輸入至包括在第二校正電路220中的n溝道晶體管303的柵極。
校正電路系統(tǒng)230操作舉例如下，當(dāng)CEB信號(hào)從H電平變化至L電平，從而使等用狀態(tài)變化為待用—釋放狀態(tài)時(shí)，圖16所示的PO節(jié)點(diǎn)從GND電平變化至PO輸出電壓電平(圖10A)。在電壓如此變化的情況下，電流變化如下。當(dāng)PO節(jié)點(diǎn)(圖16)的電壓在GND電平時(shí)，流過源極與漏極之間的電流如由標(biāo)高c表示的(圖10A)。直到得到圖10A所示的PO輸出電壓時(shí)，電流從標(biāo)高c變化至標(biāo)高a(圖1A)，結(jié)果對(duì)連接至PO節(jié)點(diǎn)的負(fù)載充電。從標(biāo)高c至標(biāo)高a的變化基于圖16所示的p溝道晶體管301的飽和區(qū)工作特性。因此，標(biāo)高c和標(biāo)高a基本上是彼此相等的。
同樣，圖16所示的NO節(jié)點(diǎn)的電壓從VCC電平變化至NO輸出電壓電平(圖10B)。在電壓如此變化的情況下，電流變化如下。流過源極與漏極之間的電流從標(biāo)高a變化至標(biāo)高b(圖10B)，結(jié)果對(duì)連接至NO節(jié)點(diǎn)的負(fù)載充電。從標(biāo)高d變化于標(biāo)高b的電流變化基于圖16所示的n溝道晶體管303的飽和區(qū)工作特性。因此，標(biāo)高d和標(biāo)高b基本上是彼此相等的。
在校正電路系統(tǒng)230中，當(dāng)CEB信號(hào)在GND電平時(shí)，發(fā)射電流在電源端子與地端子GND之間流過。此電流處于圖10A和10B所示的標(biāo)高a和標(biāo)高b。一般地，在半導(dǎo)體存儲(chǔ)器器件和類似的器件中，調(diào)整晶體管的電阻器和可能輸出的功率，可抑制這種發(fā)射電流，因此減小整個(gè)功率消耗。
但是，這包括下面的問題。例如，當(dāng)圖16所示的PO節(jié)點(diǎn)和NO節(jié)點(diǎn)的驅(qū)動(dòng)負(fù)載非常大時(shí)，如果上述發(fā)射電流減小，則電壓從GND電平變化至PO輸出電壓(圖10A)的時(shí)間周期，和電壓從VCC電平變化至NO輸出電壓(圖10B)的時(shí)間周期，在CEB信號(hào)從H電平變化至L電平的待用—釋放狀態(tài)中，可能不希望地延長。這是因?yàn)殡娏魇躳溝道晶體管301和n溝道晶體管303(圖16)的飽和區(qū)電流的限制而引起的。校正電路系統(tǒng)230只有當(dāng)?shù)玫絇O輸出電壓(圖10A)和NO輸出電壓(圖10B)時(shí)，才提供校正效果。因此，當(dāng)直至從待用—釋放狀態(tài)得到這個(gè)電壓的時(shí)間周期太長時(shí)，校正電路系統(tǒng)230和包括校正電路系統(tǒng)230的延遲電路，實(shí)際上不能使用于這樣長的時(shí)間。
通常，當(dāng)延遲電路要在等用功能釋放之后，短時(shí)間地使用時(shí)，標(biāo)高a(圖10A)的電流和標(biāo)高b(圖10B)的電流增大，這樣p溝道晶體管301和n溝道晶體管303(圖16)的飽和區(qū)電流也增大。由此可見，圖10A所示從標(biāo)高c至標(biāo)高a的電流和圖10B所示的標(biāo)高d至標(biāo)高b的電流增大，這就縮短在得到PO輸出電壓和NO輸出電壓之前的時(shí)間周期。但是，這種技術(shù)防礙使用校正電路系統(tǒng)230(圖16)的半導(dǎo)體存儲(chǔ)器器件中的功率消耗的降低。
在本發(fā)明的一個(gè)實(shí)施例中，校正電路進(jìn)一步包括另一恒定電壓降低元件，其用于確定控制信號(hào)的最大電壓和最小電壓二者之一的恒定電壓降低元件，其中，第二晶體管和另一恒定電壓降低元件并聯(lián)連接。
在本發(fā)明的一個(gè)實(shí)施例中，恒定電壓降低元件和另一恒定電壓降低元件包括按二極管連接的晶體管和正向偏置的二極管兩者之一。
在本發(fā)明的一個(gè)實(shí)施例中，兩種類型電阻器元件，是多晶硅電阻器元件和包含摻入的雜質(zhì)的多晶硅形成的擴(kuò)散電阻器元件。
在本發(fā)明的一個(gè)實(shí)施例中，校正電路進(jìn)一步包括開關(guān)元件，其用于阻斷電源端子和地端子之間的直流電流路徑，其中，恒定電壓降低元件、第二晶體管、電阻器部分和開關(guān)元件串聯(lián)連接。
在本發(fā)明的一個(gè)實(shí)施例中，恒定電壓降低元件是按二極管連接的第一p溝道晶體管。第二晶體管是第二p溝道晶體管，指定的電壓是地電壓。電阻器部分的兩端之一連接至地端子?？刂菩盘?hào)從控制信號(hào)調(diào)整部分與電阻器部分的另一端之間的連接點(diǎn)輸出。
在本發(fā)明的一個(gè)實(shí)施例中，恒定電壓降低元件是按二極管連接的第一p溝道晶體管。第二晶體管是第二p溝道晶體管，指定的電壓是地電壓。另一恒定電壓降低元件包括多個(gè)串聯(lián)連接的第三p溝道晶體管，多個(gè)p溝道晶體管每個(gè)都按二極管連接。電阻器部分的兩端之連接至地端子?？刂菩盘?hào)從電阻器部分的另一端與第二晶體管和另一恒定電壓降低元件的并聯(lián)連接部分之間的連接點(diǎn)輸出。
在本發(fā)明的一個(gè)實(shí)施例中，校正電路進(jìn)一步包括第三p溝道晶體管，其用于阻斷電源端子和地端子之間的DC電流路徑，其中，恒定電壓降低元件、第二晶體管、電阻器部分和第三p溝道晶體管串聯(lián)連接。
在本發(fā)明的一個(gè)實(shí)施例中，校正電路進(jìn)一步包括第四p溝道晶體管，其用于阻斷電源端子和地端子之間的直流電流路徑，其中，恒定電壓降低元件、第二晶體管、電阻器部分和第四p溝道晶體管串聯(lián)連接。
在本發(fā)明的一個(gè)實(shí)施例中，恒定電壓降低元件是按二極管連接的第一n溝道晶體管。第二晶體管是第二n溝道晶體管，指定的電壓是電源電壓。電阻器部分的兩端之一連接至電源端子?？刂菩盘?hào)從控制信號(hào)調(diào)整部分與電阻器部分的另一端之間的連接點(diǎn)輸出。
在本發(fā)明的一個(gè)實(shí)施例中，恒定電壓降低元件是按二極管連接的第一n溝道晶體管。第二晶體管是第二n溝道晶體管，指定的電壓是電源電壓。另一恒定電壓降低元件包括多個(gè)串聯(lián)連接的第三n溝道晶體管，多個(gè)n溝道晶體管每個(gè)都按二極管連接。電阻器部分的兩端之一連接至電源端子?？刂菩盘?hào)從電阻器部分的另一端與第二晶體管和另一恒定電壓降低元件的并聯(lián)連接部分之間的連接點(diǎn)輸出。
在本發(fā)明的一個(gè)實(shí)施例中，校正電路進(jìn)一步包括第三n溝道晶體管，其用于阻斷電源端子和地端子之間的直流電流路徑，其中，恒定電壓降低元件、第二晶體管、電阻器部分和第三n溝道晶體管串聯(lián)連接。
在本發(fā)明的一個(gè)實(shí)施例中，校正電路進(jìn)一步包括第四n溝道晶體管，其用于阻斷電源端子和地端子之間的直流電流路徑，其中，恒定電壓降低元件、第二晶體管電阻器部分和第四n溝道晶體管串聯(lián)連接。
根據(jù)本發(fā)明的另一方面，一種延遲電路包括邏輯反相電路；校正電路，其用于產(chǎn)生控制信號(hào)以校正邏輯反相電路的特征變化；和連接在邏輯反相電路與電源端子之間的第一晶體管。校正電路包括控制信號(hào)調(diào)整部分，其包括用于確定控制信號(hào)的最大電壓和最小電壓二者之一的恒定電壓降低元件，和用于確定控制信號(hào)的特性的第二晶體管，第二晶體管的柵極接收指定的電壓；和電阻器部分，其包括具有彼此不同的電阻值溫度依賴特性的兩種類型電阻器元件，電阻器元件串聯(lián)連接。恒定電壓降低元件，第二晶體管，和電阻器部分串聯(lián)連接在電源端子和地端子之間?？刂菩盘?hào)從控制信號(hào)調(diào)整部分與電阻器部分之間的連接點(diǎn)輸出。
根據(jù)本發(fā)明的又一方面，一種延遲電路包括第一邏輯反相電路；串聯(lián)連接至第一邏輯反相電路的第二邏輯反相電路；第一校正電路，其用于產(chǎn)生第一控制信號(hào)的以校正在第一邏輯反相電路中的特性變化；第二校正電路，其用于產(chǎn)生第二控制信號(hào)的以校正在第二邏輯反相電路中的特性變化；連接在第一邏輯反相電路與電源端子之間的p溝道晶體管；和連接在第二邏輯反相電路與地端子之間的n溝道晶體管。第一校正電路包括第一控制信號(hào)調(diào)整部分，其包括用于確定第一控制信號(hào)的最大電壓的恒定電壓降低元件，和用于確定第一控制信號(hào)的特性的第一晶體管，第一晶體管的柵極接收第一指定電壓；和第一電阻器部分，其包括具有彼此不同的電阻值溫度依賴性的兩種類型電阻器元件，電阻器元件串聯(lián)連接。第一恒定電壓降低元件，第一晶體管，和第一電阻器部分串聯(lián)連接在電源端子和地端子之間。第一控制信號(hào)從第一控制信號(hào)調(diào)整部分與第一電阻器部分之間的連接點(diǎn)輸出，并向p溝道晶體管的柵極輸入。第二校正電路包括第二控制信號(hào)調(diào)整部分，其包括用于確定第二控制信號(hào)的最小電壓的恒定電壓降低元件，和用于確定第二控制信號(hào)的特性的第二晶體管，第二晶體管的柵極接收第二指定電壓；和第二電阻器部分，其包括具有彼此不同的電阻值溫度依賴性的兩種類型電阻器元件，電阻器元件串聯(lián)連接。第二恒定電壓降低元件，第二晶體管，和第二電阻器部分串聯(lián)連接在電源端子和地端子之間。第二控制信號(hào)從第二控制信號(hào)調(diào)整部分與第二電阻器部分之間的連接點(diǎn)輸出，并向n溝道晶體管的柵極輸入。
根據(jù)本發(fā)明的再一方面，一種環(huán)形振蕩器電路包括串聯(lián)連接的奇數(shù)個(gè)邏輯反相電路；第一校正電路，其用于產(chǎn)生第一控制信號(hào)以校正奇數(shù)個(gè)邏輯反相電路中的特性變化；第二校正電路，其用于產(chǎn)生第二控制信號(hào)以校正奇數(shù)個(gè)邏輯反相電路中的特性變化；多個(gè)p溝道晶體管，各連接在相應(yīng)的奇數(shù)個(gè)邏輯反相電路之一與電源端子之間；和多個(gè)n溝道晶體管，各連接在相應(yīng)的奇數(shù)個(gè)邏輯反相電路之一與地端子之間；在奇數(shù)個(gè)邏輯反相電路中，第一邏輯反相電路與第二邏輯反相電路以反饋方式串聯(lián)連接。第一校正電路包括第一控制信號(hào)調(diào)整部分，其包括用于確定第一控制信號(hào)的最大電壓的恒定電壓降低元件，和用于確定第一控制信號(hào)的特性的第一晶體管，第一晶體管的柵極接收第一指定電壓；和第一電阻器部分，其包括具有彼此不同的電阻值溫度依賴性的兩種類型電阻器元件，電阻器元件串聯(lián)連接。第一恒定電壓降低元件，第一晶體管，和第一電阻器部分串聯(lián)連接在電源端子和地端子之間。第一控制信號(hào)從第一控制信號(hào)調(diào)整部分與第一電阻器部分之間的連接點(diǎn)輸出，并向每一p溝道晶體管的柵極輸入。第二校正電路包括第二控制信號(hào)調(diào)整部分，其包括用于確定第二控制信號(hào)的最小電壓的恒定電壓降低元件，和用于確定第二控制信號(hào)的特性的第二晶體管，第二晶體管的柵極接收第二指定電壓；和第二電阻器部分，其包括具有彼此不同的電阻值溫度依賴性的兩種類型電阻器元件，電阻器元件串聯(lián)連接。第二恒定電壓降低元件，第二晶體管，和第二電阻器部分串聯(lián)連接在電源端子和地端子之間。第二控制信號(hào)從第二控制信號(hào)調(diào)整部分與第二電阻器部分之間的連接點(diǎn)輸出，并向每一n溝道晶體管的柵極輸入。
本發(fā)明提供一種校正電路，其用于產(chǎn)生控制信號(hào)以校正由產(chǎn)品條件和物理?xiàng)l件包括電源電壓和溫度所引起的晶體管特性中的變化。在這種校正電路中，具有不同的電阻值溫度依賴特性(例如，一個(gè)電阻器有正的溫度依賴性，一個(gè)電阻器有負(fù)的溫度依賴性)的兩種類型電阻器互相串聯(lián)連接，由此制成具有理想的溫度依賴性的電阻器部分。因此，能控制由電阻器的溫度依賴性引起的延遲時(shí)間中的分散。
根據(jù)本發(fā)明，接收指定的柵極電壓的晶體管與包括按二極管連接的晶體管的恒定電壓降低元件串聯(lián)連接。接收指定的柵極電壓的晶體管，用作確定校正電路的輸出電壓特性的元件。恒定電壓降低元件用來控制從校正電路輸出的最大可能電壓和最小可能電壓，以防止延遲電路因電阻器產(chǎn)品參數(shù)中的分散而不工作。
根據(jù)本發(fā)明，接收指定的柵極電壓的晶體管，與附加的包含按二極管連接(或正向偏置的二極管)的晶體管的恒定電壓降低元件并聯(lián)連接。在校正電路的輸出電壓向所希望的電壓變化的同時(shí)，附加的恒定電壓降低元件能確定校正電壓的特性。因此，當(dāng)校正電路有待用功能并從待用狀態(tài)釋放時(shí)，校正電路的輸出電壓能快速變化至所希望的電壓。
因此，本發(fā)明提供穩(wěn)定的延遲時(shí)間，而不顧及電源電壓，溫度，產(chǎn)品參數(shù)或諸如此類因素中的分散。而且，能任意控制電路對(duì)電源電壓，溫度產(chǎn)品參數(shù)或諸如此類因素中的分散的依賴關(guān)系，從而確定延遲時(shí)間。在具有待用功能的半導(dǎo)體集成電路中快速操作延遲電路的情況下，功率消耗可以降低。在增強(qiáng)電路例如電荷泵或諸如此類包含根據(jù)本發(fā)明的環(huán)形振蕩器電路的情況下，能限制最大工作電流。
因此，這里描述的本發(fā)明能形成這種優(yōu)勢(shì)，即提供校正電路，延遲電路和環(huán)形振蕩器電路，用來控制由電阻器的溫度依賴特性引起的延遲時(shí)間中的分散，防止延遲電路因電阻器的產(chǎn)品參數(shù)而不工作，并且，當(dāng)校正電路具有待用功能時(shí)，在待用—釋放狀態(tài)下用來使校正電路的輸出電壓變化至所希望的電壓。
在閱讀和了解下面參考附圖的詳細(xì)描述后，對(duì)技術(shù)人員來說，本發(fā)明的這些和其他優(yōu)點(diǎn)將變得很明顯。
圖9A示出常規(guī)第一校正電路；圖9B示出常規(guī)第二校正電路；圖10A示出常規(guī)第一校正電路的電流—電壓特性圖；圖10B示出常規(guī)第二校正電路的電流—電壓特性圖；圖11A示出環(huán)境溫度變化時(shí)的常規(guī)第一校正電路的電流—電壓特性圖；圖11B示出環(huán)境溫度變化時(shí)的常規(guī)第二校正電路的電流—電壓特性圖；圖12A示出在常規(guī)第一校正電路中，環(huán)境溫度與輸出電壓之間的關(guān)系圖；圖12B示出在常規(guī)第二校正電路中，環(huán)境溫度與輸出電壓之間的關(guān)系圖；圖13A示出電源電壓變化時(shí)的常規(guī)第一校正電路的電流—電壓特性圖；圖13B示出電源電壓變化時(shí)的常規(guī)第二校正電路的電流—電壓特性圖；圖14A示出在常規(guī)第一校正電路中，電源電壓與輸出電壓之間的關(guān)系圖；圖14B示出在常規(guī)第二校正電路中，電源電壓與輸出電壓之間的關(guān)系圖；圖15A示出電阻變化時(shí)的常規(guī)第一校正電路的電流—電壓特性圖；圖15A示出電阻變化時(shí)的常規(guī)第二校正電路的電流—電壓特性圖；圖16示出具有待用功能的常規(guī)校正電路的電路圖。
圖1示出根據(jù)本發(fā)明一個(gè)示例延遲電路40。前面討論的有關(guān)圖8和16的相同元件有著相同的參考號(hào)碼，下面將省略對(duì)它們的詳細(xì)描述。
延遲電路40包括第一校正電路10和第二校正電路20，替代圖8所示的延遲電路200中的第一校正電路210和第二校正電路220。包含在反相電路205a中的p溝道晶體管204a的柵極，接收第一校正電路10中產(chǎn)生的電壓(控制信號(hào))。包含在反相電路205b中的n溝道晶體管204b的柵極，接收第二校正電路20中產(chǎn)生的電壓(控制信號(hào))。除這些點(diǎn)以外，延遲電路40具有與延遲電路200的電路相同的結(jié)構(gòu)。
圖2示出根據(jù)本發(fā)明一個(gè)示例的校正電路系統(tǒng)30的電路結(jié)構(gòu)。
校正電路系統(tǒng)30包括第一校正電路10和第二校正電路20，替代圖16所示的第一校正電路210和第二校正電路220。圖2所示的第一校正電路10和第二校正電路20對(duì)應(yīng)于圖1所示的第一校正電路10和第二校正電路20。
第一校正電路10和第二校正電路20產(chǎn)生控制信號(hào)，用于校正包含在邏輯反相電路203中的至少一個(gè)晶體管的特性變化(即邏輯反相電路203的特性變化)。
第一校正電路10包括晶體管部分1，其包含多個(gè)晶體管1a至1e；和電阻器部分2，其包含兩種類型電阻器2a和2b。晶體管部分1和電阻器部分2以此順序串聯(lián)連接在電源端子與地端子之間。晶體管部分1與電阻器部分2之間的連接點(diǎn)(PO節(jié)點(diǎn))輸出電壓(控制信號(hào))PO。
第一校正電路10的晶體管部分1包括第一晶體管部分(控制信號(hào)調(diào)整部分)6和第二晶體管部分7。第一晶體管部分6包括p溝道晶體管1b，其中，柵極和漏極相互連接(二極管連接)，并連接至p溝道晶體管1d。p溝道晶體管1c串聯(lián)連接至p溝道晶體管1b，其柵極連接至指定電位的地端子GND。p溝道晶體管1c用作確定控制信號(hào)的特性元件，p溝道晶體管1b用作恒定電壓降低元件，其具有確定控制信號(hào)最大電壓的功能。
第二晶體管部分7包括與第一晶體管部分6共享的p溝道晶體管1b，和按二極管連接并串聯(lián)連接至p溝道晶體管1b的p溝道晶體管1d，以及按二極管連接并串聯(lián)連接至p溝道晶體管1d的p溝道晶體管1e。包含在第二晶體管部分7中的p溝道晶體管1d和1e，與包含在第一晶體管部分6中的p溝道晶體管1c并聯(lián)連接。p溝道晶體管1d和1e用作另一恒定電壓降低元件，其具有確定控制信號(hào)最大電壓的功能。
p溝道晶體管1a串聯(lián)連接在p溝道晶體管1b與電源端子之間，作為阻斷電源端子至地端子之間的DC電流路徑的開關(guān)元件。p溝道晶體管1a的柵極，當(dāng)電路在待用一釋放狀態(tài)時(shí)，接收GND電平(L電平)的CEB信號(hào)，當(dāng)電路在待用狀態(tài)時(shí)，接收VCC電平(H電平)的CEB信號(hào)。這樣，當(dāng)電路處于待用狀態(tài)時(shí)，可阻斷從電源端子流向地端子的發(fā)射電流。
在第一校正電路10的電阻器部分2中，電阻器2a和2b串聯(lián)連接。電阻器2a具有負(fù)的溫度依賴性(負(fù)溫度系數(shù))，電阻器2b具有正的溫度依賴性(正溫度系數(shù))。具有負(fù)溫度依賴性的電阻器的例子是多晶硅電阻器。具有正溫度依賴性的電阻器的例子是由包含加入雜質(zhì)的多晶硅形成的擴(kuò)散電阻器。
具有負(fù)溫度依賴性的電阻器2a與具有正溫度依賴性的電阻器2b的串聯(lián)連接，提供一個(gè)具有理想溫度依賴性的電阻器。例如，能夠產(chǎn)生不具有溫度依賴性的電阻器。如圖2所示的電阻器部分2的結(jié)構(gòu)，使電阻的溫度依賴特性對(duì)第一校正電路10中的輸出電壓的影響受到控制。
第二校正電路20包括晶體管部分3，其包含多個(gè)晶體管3a至3e；以及電阻器部分4，其包含兩種類型電阻器4a和4b。電阻器部分4和晶體管部分3以此順序串聯(lián)連接在電源端子和地端子之間。晶體管部分3與電阻器部分4之間的連接點(diǎn)(NO節(jié)點(diǎn))輸出電壓(控制信號(hào))NO。
第二校正電路20的晶體管部分3包括第一晶體管部分(控制信號(hào)調(diào)整部分)8和第二晶體管部分9。第一晶體管部分8包括n溝道晶體管3b，其中，柵極和漏極相互連接(二極管連接)，并連接至n溝道晶體管3c。n溝道晶體管3c串聯(lián)連接至n溝道晶體管3b，其柵極連接至指定電位的地端子GND。n溝道晶體管3c用作確定控制信號(hào)特性的元件，n溝道晶體管3b用作恒定電壓降低元件，其具有確定控制信號(hào)最小電壓的功能。
第二晶體管部分9包括與第一晶體管部分8共享的n溝道晶體管3b，按二極管連接的并串聯(lián)連接至n溝道晶體管3b的n溝道晶體管3d，以及按二極管連接的并串聯(lián)連接至n溝道晶體管3d的n溝道晶體管3e。包含在第二晶體管部分9中的n溝道晶體管3d和3e，與包含在第一晶體管部分8中的n溝道晶體管3c并聯(lián)連接。n溝道晶體管3d和3e用作另一恒定電壓降低元件，其具有確定控制信號(hào)最小電壓的功能。
n溝道晶體管3a串聯(lián)連接在n溝道晶體管3b與電源端子之間，作為阻斷電源端子與地端子之間的DC電流路徑的開關(guān)元件。當(dāng)電路在待用—釋放狀態(tài)時(shí)，CEB信號(hào)為GND電平(L電平)，當(dāng)電路在待用狀態(tài)時(shí)，CEB信號(hào)為VCC電平(H電平)。n溝道晶體管3a的柵極接收由反相電路5反相的CEB信號(hào)。這樣，當(dāng)電路處于待用狀態(tài)時(shí)，可阻斷從電源流向地端子的發(fā)射電流。
在第二校正電路20的電阻器部分4中，電阻器4a和4b串聯(lián)連接。電阻器4a具有負(fù)的溫度依賴性(負(fù)的溫度系數(shù))，電阻器4b具有正的溫度依賴性(正的溫度系數(shù))。
具有負(fù)溫度依賴性的電阻器4a與具有正溫度依賴性的電阻器2b的串聯(lián)連接，提供一個(gè)具有理想溫度依賴性的電阻器。例如，能夠產(chǎn)生不具有溫度依賴性的電阻器。如圖2所示的電阻器部分4的結(jié)構(gòu)，使電阻的溫度依賴特性對(duì)第二校正電路20中的輸出電壓的影響受到控制。
下面，將描述具有上述結(jié)構(gòu)校正電路系統(tǒng)30中的第一校正電路10和第二校正電路20的操作。第一校正電路10的輸出電壓由晶體管部分1的電流—電壓特性和電阻器部分2的電流—電壓特性確定。第二校正電路20的輸出電壓由晶體管部分3的電流—電壓特性和電阻器部分4的電流—電壓特性確定。
圖3A示出包括在第一校正電路10中的晶體管部分1和電阻器部分2的電流—電壓特性圖。圖3B示出包括在第二校正電路20中的晶體管部分3和電阻器部分4的電流—電壓特性圖。
在圖3A中，關(guān)于晶體管部分1的電流—電壓特性，水平軸表示PO輸出電壓。當(dāng)PO輸出電壓在GND電平時(shí)，晶體管部分1兩端之間的電壓差為VCC-GND。當(dāng)PO輸出電壓在VCC電平時(shí)，晶體管部分1兩端之間的電壓差為0。垂直軸表示流過晶體管部分1的電流。關(guān)于電阻器部分2的電流—電壓特性，水平軸表示PO輸出電壓。當(dāng)PO輸出電壓在GND電平時(shí)，電阻器部分2兩端之間的電壓差為0。當(dāng)PO輸出電壓在VCC電平時(shí)，電阻器部分2兩端之間的電壓為VCC-GND。垂直軸表示流過電阻器部分2的電流。
在圖3B中，關(guān)于晶體管部分3的電流—電壓特性。水平軸表示NO輸出電壓。當(dāng)NO輸出電壓在GND電平時(shí)，晶體管部分3兩端之間的電壓差為O。當(dāng)NO輸出電壓在VCC電平時(shí)，晶體管部分3兩端之間的電壓差為VCC-GND。垂直軸表示流過晶體管部分3的電流。關(guān)于電阻器部分4的電流—電壓特性，水平軸表示NO輸出電壓。當(dāng)NO輸出電壓在GND時(shí)，電阻器部分4兩端之間的電壓差為0。垂直軸表示流過電阻器部分4的電流。
圖3A中的特性61表示包括在第—校正電路10中的晶體管部分1的電流—電壓特性，圖3B中的特性63表示包括在第二校正電路20中的晶體管部分3的電流—電壓特性。圖3A中的特性62表示包括在第一校正電路10中的電阻器部分2的電流—電壓特性，圖3B中的特性64表示包括在第二校正電路20中的電阻器部分4的電流—電壓特性。特性67(圖3A)是包括在第二晶體管部分7中的按二極管連接的p溝道晶體管1b，p溝道晶體管1d和p溝道晶體管1e串聯(lián)連接的電流—電壓特性。特性69(圖3B)是包括在第二晶體管部分9中的按二極管連接的n溝道晶體管3b，n溝道晶體管3d和n溝道晶體管3e串聯(lián)連接的電流—電壓特性。特性61b(圖3A)表示包括在第一校正電路10中的p溝道晶體管1b本身的電流—電壓特性。特性63b(圖3B)表示包括在第二校正電路20中的n溝道晶體管3b本身的電流—電壓特性。
在第一校正電路10中，晶體管部分1和電阻器部分2相互串聯(lián)連接。因此，圖3A所示特性61和特性62的交點(diǎn)e10表示輸出電壓E和從第一校正電路10來的輸出電路。在第二校正電路20中，晶體管部分3和電阻器部分4相互串聯(lián)連接。因此，圖3B所示的特性63和特性64的交點(diǎn)e12表示輸出電壓F和從第二校正電路20來的輸出電路。為了比較，圖3A和3B也分別示出當(dāng)從圖9A和9B所示的常規(guī)第一和第二校正電路210和220輸出具有相同電平的電壓E和F時(shí)，晶體管301的電流—電壓特性401和晶體管303的電流—電壓特性403。
在第一校正電路10中，p溝道晶體管1b的柵極和漏極在同一節(jié)點(diǎn)上(二極管連接)。因此，圖2所示PO節(jié)點(diǎn)的輸出電壓受p溝道晶體管1b的閾值電壓限制。因此，PO輸出電壓的最大值受p溝道晶體管1b的電流—電壓特性61b限制，結(jié)果是如圖3A所示的最大值為電壓e4。即使例如包括在p溝道晶體管1b中的電阻器部分2的電阻分散，結(jié)果是圖3A所示的電阻器部分2的電流—電壓特性在“α”方向分散，圖2所示的PO節(jié)點(diǎn)也會(huì)提供一個(gè)為電壓e4(圖3A)或更小的輸出。從PO節(jié)點(diǎn)(圖2)輸出的電壓，輸入至延遲電路40(圖1)的p溝道晶體管204a的柵極。由于這個(gè)電壓低于或等于電壓e4(圖3A)，它代于或等于p溝道晶體管204a(圖1)的閾值電壓，所以，p溝道晶體管204a不截止。
同樣，在第二校正電路20中，n溝道晶體管3b和柵極和漏極在同一節(jié)點(diǎn)上(二極管連接)。因此，從圖2所示NO節(jié)點(diǎn)輸出的電壓受n溝道晶體管3b的閾值電壓限制。因此，NO輸出電壓的最小值受n溝道晶體管3b的電流—電壓特性63b限制，結(jié)果是最小值如圖3B所示的電壓e8。即使例如包括在第二校正電路20中的電阻器部分4的電阻分散，結(jié)果是圖3B所示的電阻器部分4的電流—電壓特性64在“β”方向分散，圖2所示的NO節(jié)點(diǎn)也會(huì)提供一個(gè)為電壓e8(圖3B)或更大的輸出。NO節(jié)點(diǎn)(圖2)的輸出電壓，輸入至延遲電路40(圖1)的n溝道晶體管204b的柵極。由于這個(gè)電壓高于或等于電壓e8(圖3B)，它高于n溝道晶體管204b(圖1)的閾值電壓，所以，n溝道晶體管204b不截止。
根據(jù)這個(gè)例子，即使包括在校正電路系統(tǒng)30的電阻器的特性分散，p溝道晶體管204a或者n溝道晶體管204b都不截止，因此，延遲電路40能適當(dāng)?shù)毓ぷ鳎驗(yàn)閺腜O節(jié)點(diǎn)輸出的電壓低于p溝道晶體管204a的閾值電壓，從NO節(jié)點(diǎn)輸出的電壓高于N溝道晶體管204b的閾值電壓。
如上所述，在圖16所示的第一校正電路210中，當(dāng)PO節(jié)點(diǎn)上的電壓變化至待用—釋放狀態(tài)的輸出電壓時(shí)，向連接至PO節(jié)點(diǎn)的負(fù)載的充電電流，從圖3A所示電流—電壓特性410的飽和電流區(qū)e9改變至飽和區(qū)e10。
在這個(gè)例子的第一校正電路10中，包括在第二晶體管部分7(圖2)中的按二極管連接的p溝道晶體管1b，p溝道晶體管1d和p溝道晶體管1e串聯(lián)連接的電流—電壓特性67(圖3A)，示出由p溝道晶體管1b，1d和1e閾值的和值從電源電壓減小的輸出特性。第二晶體管部分7并聯(lián)連接至第一晶體管部分6。因此，當(dāng)PO節(jié)點(diǎn)上的電壓變化至待用—釋放狀態(tài)的輸出電壓時(shí)，向連接至PO節(jié)點(diǎn)的負(fù)載充電的電流，從電流—電壓特性61(圖3A)的標(biāo)高e1至e2至e3變化。
由第一校正電路10中的從標(biāo)高e1至e2至e3(圖3A)變化的電流，從PO節(jié)點(diǎn)對(duì)負(fù)載的充電，明顯地比第一校正電路210中的由飽和電流區(qū)e9至飽和區(qū)e10變化的電流所進(jìn)行的充電快很多。在充分得到與常規(guī)第一校正電路210大致相同的充電時(shí)間的情況下，能減小從標(biāo)高e1至e2至e3變化的電流。不必要像常規(guī)第一校正電路210要求的那樣，建立許多飽和區(qū)電流，因此，當(dāng)提供輸出電壓E(圖3A)時(shí)，可以減小從電源端子流至地端子的發(fā)射電流。
同樣，在常規(guī)第二校正電路220(圖16)中，當(dāng)NO節(jié)點(diǎn)上的電壓變化至待用—釋放狀態(tài)中的輸出電壓電平時(shí)，對(duì)連接至NO節(jié)點(diǎn)的負(fù)載充電的電流，從圖3B所示的電流—電壓特性403的飽和區(qū)e11變化至飽和區(qū)e12。
在這個(gè)例子的第二校正電路20中，包括在晶體管部分9(圖2)中的串聯(lián)連接的按二極管連接的n溝道晶體管3b、n溝道晶體管3d和n溝道晶體管3e的電流—電壓特性69(圖3B)示出了一輸出特性，它是地電壓加上n溝道晶體管3b、3d和3e的閾值電壓之和。第二晶部分9并聯(lián)連接至第一晶體管部分8。因此，當(dāng)NO節(jié)點(diǎn)上的電壓變化至待用—釋放狀態(tài)中的輸出電壓電平時(shí)，對(duì)連接至NO節(jié)點(diǎn)的負(fù)載充電的電流，從電流—電壓特性63(圖3B)的標(biāo)高e5變化至e6至e7。
由第二校正電路20中的從標(biāo)高e5至e6至e7變化的電流，從NO節(jié)點(diǎn)對(duì)負(fù)載充電，很明顯比常規(guī)第二校正電路220中的由從飽和區(qū)e11至飽和區(qū)e12變化的電流所進(jìn)行的充電快很多。在第二校正電路20中，在充分得到與常規(guī)第二校正電路220大致相同的充電時(shí)間的情況下，能減小從標(biāo)高e5至e6至e7變化的電流。不必要像常規(guī)第二校正電路220要求的那樣，建立許多飽和區(qū)電流，因此，當(dāng)提供輸出電壓F(圖3B)時(shí)，可以減小從電源端子流至地端子發(fā)射電流。
因此，第一校正電路10和第二校正電路20，與常規(guī)的第一和第二校正電路210和220相比較，能在待用功能被釋放時(shí)對(duì)它的輸出負(fù)載快速充電。第一校正電路10和第二校正電路20也減小電路的工作電流。
在這個(gè)例子中，第一校正電路10和第二校正電路20的各個(gè)輸出電壓由晶體管部分1和3的電流—電壓特性以及電阻器部分3和4的電流—電壓特性確定。即使由于例如環(huán)境溫度，產(chǎn)生參數(shù)和電源電壓中的分散而使晶體管的特性分散，但延遲電路的延遲時(shí)間中的分散能被抑制。
在這個(gè)例子中，使用按二極管連接的p溝道晶體管1b，p溝道晶體管1e，n溝道晶體管3d和n溝道晶體管3e。代之，也可使用正向偏置的二極管。
圖4示出根據(jù)本發(fā)明另一示例的校正電路系統(tǒng)31的電路配置。這里，將描述一個(gè)例子，其在PO節(jié)點(diǎn)或NO節(jié)點(diǎn)上的電壓變化至待用—釋放狀態(tài)的輸出電壓時(shí)，不要求高速。
校正電路系統(tǒng)31是圖2所示校正電路系統(tǒng)30的修改。校正電路系統(tǒng)31不包括校正電路系統(tǒng)30中包含的恒定電壓降低元件p溝道晶體管1d，p溝道晶體管1e，n溝道晶體管3d和n溝道晶體管3e。
在圖4所示第一校正電路10中，多個(gè)晶體管1a至1c和包括兩個(gè)電阻器2a和2b的電阻器部分2以此順序串聯(lián)連接在電源端子與地端子之間。
當(dāng)PO節(jié)點(diǎn)或NO節(jié)點(diǎn)上的電壓在待用—釋放狀態(tài)變化至輸出電壓電平時(shí)，校正電路系統(tǒng)31不要求具有高速。因此，第一校正電路10沒有圖2所示的第二晶體管部分7。第一校正電路10包括p溝道晶體管1a，用作開關(guān)元件P溝道晶體管1b，其柵極和漏極相互連接(二極管連接)，用作恒定電壓降低元件；和p溝道晶體管1c，其柵極連接至地電壓GND，用作確定控制信號(hào)特性的元件。p溝道晶體管1a，1b和1c以此順序從電源端子串聯(lián)連接。圖4所示的電阻器部分2具有與圖2所示的電阻器部分2相同的結(jié)構(gòu)。
同樣，第二校正電路20沒有圖2所示的晶體管部分9。第二校正電路20包括n溝道晶體管3a，用作開關(guān)元件；n溝道晶體管3b，其柵極和漏極相互連接(二極管連接)，用作恒定電壓降低元件；和n溝道晶體管3c，其柵極連接至指定的電源電壓VCC，用作確定控制信號(hào)特性的元件。N溝道晶體管3a，3b和3c以此順序從電源端子串聯(lián)連接。圖4所示的電阻器部分4，具有與圖2所示電阻器部分4相同的結(jié)構(gòu)。
在第一校正電路10中，圖4所示的p溝道晶體管1a，在待用—釋放信號(hào)CEB輸入至p溝道晶體管1c的情況下，可以省略。在第二校正電路20中，在待用—釋放信號(hào)CEB的反相信號(hào)輸入至n溝道晶體管3c的情況下，圖4所示的n溝道晶體管3a可以省略。p溝道晶體管1a和p溝道晶體管1b可彼此交換。n溝道晶體管3a和n溝道晶體管3b可彼此交換。
圖5示出根據(jù)本發(fā)明的又一示例的環(huán)形振蕩器電路的電路配置。
環(huán)形振蕩器電路50包括串聯(lián)連接的奇數(shù)個(gè)反相電路55；第一校正電路10；第二校正電路20；和反相電路56。每個(gè)反相電路55包括邏輯反相電路53，其具有互補(bǔ)地連接成一對(duì)的n溝道晶體管52；p溝道晶體管54a，其連接在邏輯反相電路53與電源端子之間；和n溝道晶體管54b，其連接在邏輯反相電路53與地端子之間。最后級(jí)反相電路55的輸出部分以反饋方式連接至第一級(jí)反相電路55的輸入部分，也連接至反相電路56的輸出部分。
第一校正電路10和第二校正電路20產(chǎn)生控制信號(hào)，用于校正包含在邏輯反相電路53中的至少一個(gè)晶體管的特性變化(就是說，邏輯反相電路53的特性變化)。
每個(gè)反相電路55的P溝道晶體管54a的柵極接收第一校正電路10中產(chǎn)生的電壓(控制信號(hào))。每個(gè)反相電路55的n溝道晶體管54b的柵極接收第二校正電路20中產(chǎn)生的電壓(控制信號(hào))。第一校正電路10和第二校正電路20具有上述結(jié)構(gòu)。
在環(huán)形振蕩器電路50中，使用第一校正電路10和第二校正電路20，由此實(shí)現(xiàn)穩(wěn)定的頻率輸出，而不管電壓，溫度，產(chǎn)品參數(shù)等等中的分散。
在上述實(shí)施例中，使用第一校正電路和第二校正電路兩者。根據(jù)本發(fā)明的電路可以只包括它們當(dāng)中的一個(gè)。
如上所述，本發(fā)明提供一種校正電路，其用于產(chǎn)生控制信號(hào)以校正由包括電源電壓和溫度的產(chǎn)品條件和物理?xiàng)l件所引起的晶體管的特性變化。在這種校正電路中，具有不同的電阻值溫度依賴特性的兩種類型電阻器(例如，具有正的溫度依賴性的電阻器和具有負(fù)的溫度依賴性的電阻器)相互串聯(lián)連接，因此，產(chǎn)生具有理想溫度依賴性的電阻器部分。由此，能控制由電阻器的溫度依賴性所引起的延遲時(shí)間中的分散。
根據(jù)本發(fā)明，接收指定柵極電壓的晶體管和包含按二極管連接(或正向偏置的二極管)的恒定電壓降低元件，串聯(lián)連接。接收指定柵極電壓的晶體管，用作確定校正電路的輸出電壓特性的元件。恒定電壓降低元件用于控制從校正電路輸出的最大可能電壓和最小可能電壓，以防止延遲電路因電阻器的產(chǎn)品參數(shù)中的分散而不工作。
根據(jù)本發(fā)明，接收指定柵極電壓的晶體管和包含按二極管連接(或正向偏置的二極管)的晶體管的恒定電壓降低元件，并聯(lián)連接。當(dāng)從校正電路來的輸出電壓變化至理想電壓時(shí)，校正電路的特性能由附加的恒定電壓降低元件確定。因此，當(dāng)校正電路具有待用功能并能從待用狀態(tài)釋放時(shí)，從校正電路來的輸出電壓能快速地變化至理想電壓。
因此，本發(fā)明提供一種穩(wěn)定的延遲時(shí)間，而不管電源電壓，溫度，產(chǎn)品參數(shù)等等中的分散。此外，能任意地控制電路對(duì)電源電壓，溫度，產(chǎn)品參數(shù)等等中的分散的依賴性，以確定延遲時(shí)間。在具有待用功能的半導(dǎo)體集成電路中快速操作延遲電路的情況下，能減小功率消耗。在增強(qiáng)電路例如電荷泵或諸如此類包括根據(jù)本發(fā)明的環(huán)形振蕩器電路的情況下，能限制最大工作電流。
對(duì)熟悉技術(shù)的人員來說，是能夠在不脫離本發(fā)明的范圍和精神的情況下做出各種修改的。因此，權(quán)利要求的范圍并不限于說明書的內(nèi)容，權(quán)利要求能夠更寬的加以解釋。
權(quán)利要求
1.一種校正電路，其用于產(chǎn)生控制信號(hào)以校正第一晶體管的特性變化，其特征在于包括控制信號(hào)調(diào)整部分，其包括用于確定控制信號(hào)的最大電壓和最小電壓二者之一的恒定電壓降低元件，和用于確定控制信號(hào)的特性的第二晶體管，第二晶體管的柵極接收指定的電壓；和電阻器部分，其包括具有彼此不同的電阻值溫度依賴特性的兩種類型電阻器元件，電阻器元件串聯(lián)連接，其中恒定電壓降低元件、第二晶體管和電阻器部分串聯(lián)連接在電源端子和地端子之間，和控制信號(hào)從控制信號(hào)調(diào)整部分與電阻器部分之間的連接點(diǎn)輸出。
2.根據(jù)權(quán)利要求1所述的校正電路，其特征在于進(jìn)一步包括另一恒定電壓降低元件，其用于確定控制信號(hào)的最大電壓和最小電壓二者之一，其中第二晶體管和另一恒定電壓降低元件并聯(lián)連接。
3.根據(jù)權(quán)利要求2所述的校正電路，其特征在于恒定電壓降低元件和另一恒定電壓降低元件包括按二極管連接的晶體管和正向偏置的二極管兩者之一。
4.根據(jù)權(quán)利要求1所述的校正電路，其特征在于兩種類型電阻器元件是多晶硅電阻器元件和包含摻入的雜質(zhì)的多晶硅形成的擴(kuò)散電阻器元件。
5.根據(jù)權(quán)利要求1所述的校正電路，其特征在于進(jìn)一步包括開關(guān)元件，其用于阻斷電源端子和地端子之間的直流電流路徑，其中，恒定電壓降低元件、第二晶體管、電阻器部分和開關(guān)元件串聯(lián)連接。
6.根據(jù)權(quán)利要求1所述的校正電路，其特征在于恒定電壓降低元件是按二極管連接的第一p溝道晶體管，第二晶體管是第二p溝道晶體管，指定的電壓是地電壓，電阻器部分的兩端之一連接至地端子，和控制信號(hào)從控制信號(hào)調(diào)整部分與電阻器部分的另一端之間的連接點(diǎn)輸出。
7.根據(jù)權(quán)利要求2所述的校正電路，其特征在于恒定電壓降低元件是按二極管連接的第一p溝道晶體管，第二晶體管是第二p溝道晶體管，指定的電壓是地電壓，另一恒定電壓降低元件包括多個(gè)串聯(lián)連接的第三p溝道晶體管，多個(gè)p溝道晶體管每個(gè)都按二極管連接，電阻器部分的兩端之一連接至地端子，和控制信號(hào)從電阻器部分的另一端與第二晶體管和另一恒定電壓降低元件的并聯(lián)連接部分之間的連接點(diǎn)輸出。
8.根據(jù)權(quán)利要求6所述的校正電路，其特征在于進(jìn)一步包括第三p溝道晶體管，其用于阻斷電源端子和地端子之間的直流電流路徑，其中，恒定電壓降低元件、第二晶體管、電阻器部分和第三p溝道晶體管串聯(lián)連接。
9.根據(jù)權(quán)利要求7所述的校正電路，其特征在于進(jìn)一步包括第四p溝道晶體管，其用于阻斷電源端子和地端子之間的直流電流路徑，其中，恒定電壓降低元件、第二晶體管、電阻器部分和第四p溝道晶體管串聯(lián)連接。
10.根據(jù)權(quán)利要求1所述的校正電路，其特征在于恒定電壓降低元件是按二極管連接的第一n溝道晶體管，第二晶體管是第二n溝道晶體管，指定的電壓是電源電壓，電阻器部分的兩端之一連接至電源端子，和控制信號(hào)從控制信號(hào)調(diào)整部分與電阻器部分的另一端之間的連接點(diǎn)輸出。
11.根據(jù)權(quán)利要求2所述的校正電路，其特征在于恒定電壓降低元件是按二極管連接的第一n溝道晶體管，第二晶體管是第二n溝道晶體管，指定的電壓是電源電壓，另一恒定電壓降低元件包括多個(gè)串聯(lián)連接的第三n溝道晶體管，多個(gè)n溝道晶體管每個(gè)都按二極管連接，電阻器部分的兩端之一連接至電源端子，和控制信號(hào)從電阻器部分的另一端與第二晶體管和另一恒定電壓降低元件的并聯(lián)連接部分之間的連接點(diǎn)輸出。
12.根據(jù)權(quán)利要求10所述的校正電路，其特征在于進(jìn)一步包括第三n溝道晶體管，其用于阻斷電源端子和地端子之間的直流電流路徑，其中，恒定電壓降低元件、第二晶體管、電阻器部分和第三n溝道晶體管串聯(lián)連接。
13.根據(jù)權(quán)利要求11所述的校正電路，其特征在于進(jìn)一步包括第四n溝道晶體管，其用于阻斷電源端子和地端子之間的直流電流路徑，其中，恒定電壓降低元件、第二晶體管、電阻器部分和第四n溝道晶體管串聯(lián)連接。
14.一種延遲電路，其特征在于包括邏輯反相電路；校正電路，其用于產(chǎn)生控制信號(hào)以校正邏輯反相電路的特征變化；和連接在邏輯反相電路與電源端子之間的第一晶體管，其中，校正電路包括控制信號(hào)調(diào)整部分，其包括用于確定控制信號(hào)的最大電壓和最小電壓二者之一的恒定電壓降低元件，和用于確定控制信號(hào)的特性的第二晶體管，第二晶體管的柵極接收指定的電壓；和電阻器部分，其包括具有彼此不同的電阻值溫度依賴特性的兩種類型電阻器元件，電阻器元件串聯(lián)連接，其中恒定電壓降低元件、第二晶體管和電阻器部分串聯(lián)連接在電源端子和地端子之間，和控制信號(hào)從控制信號(hào)調(diào)整部分與電阻器部分之間的連接點(diǎn)輸出。
15.一種延遲電路，其特征在于第一邏輯反相電路；與第一邏輯反相電路串聯(lián)連接的第二邏輯反相電路；第一校正電路，其用于產(chǎn)生第一控制信號(hào)以校正在第一邏輯反相電路中的特性變化；第二校正電路，其用于產(chǎn)生第二控制信號(hào)以校正在第二邏輯反相電路中的特性變化；連接在第一邏輯反相電路與電源端子之間的p溝道晶體管；和連接在第二邏輯反相電路與地端子之間的n溝道晶體管，其中第一校正電路包括第一控制信號(hào)調(diào)整部分，其包括用于確定第一控制信號(hào)的最大電壓的恒定電壓降低元件，和用于確定第一控制信號(hào)的特性的第一晶體管，第一晶體管的柵極接收第一指定電壓；和第一電阻器部分，其包括具有彼此不同的電阻值溫度依賴性的兩種類型電阻器元件，電阻器元件串聯(lián)連接，其中第一恒定電壓降低元件、第一晶體管和第一電阻器部分串聯(lián)連接在電源端子和地端子之間，和第一控制信號(hào)從第一控制信號(hào)調(diào)整部分與第一電阻器部分之間的連接點(diǎn)輸出，并輸入到p溝道晶體管的柵極，第二校正電路包括第二控制信號(hào)調(diào)整部分，其包括用于確定第二控制信號(hào)的最小電壓的恒定電壓降低元件，和用于確定第二控制信號(hào)的特性的第二晶體管，第二晶體管的柵極接收第二指定電壓；和第二電阻器部分，其包括具有彼此不同的電阻值溫度依賴性的兩種類型電阻器元件，電阻器元件串聯(lián)連接，其中第二恒定電壓降低元件、第二晶體管和第二電阻器部分串聯(lián)連接在電源端子和地端子之間，和第二控制信號(hào)從第二控制信號(hào)調(diào)整部分與第二電阻器部分之間的連接點(diǎn)輸出，并輸入到n溝道晶體管的柵極。
16.一種環(huán)形振蕩器電路，其特征在于包括串聯(lián)連接的奇數(shù)個(gè)邏輯反相電路；第一校正電路，其用于產(chǎn)生第一控制信號(hào)以校正奇數(shù)個(gè)邏輯反相電路中的特性變化；第二校正電路，其用于產(chǎn)生第二控制信號(hào)以校正奇數(shù)個(gè)邏輯反相電路中的特性變化；多個(gè)p溝道晶體管，每個(gè)p溝道晶體管連接在相應(yīng)的奇數(shù)個(gè)邏輯反相電路之一與電源端子之間；和多個(gè)n溝道晶體管，每個(gè)n溝道晶體管連接在相應(yīng)的奇數(shù)個(gè)邏輯反相電路之一與地端子之間，其中在奇數(shù)個(gè)邏輯反相電路中，第一邏輯反相電路與第二邏輯反相電路以反饋方式串聯(lián)連接，第一校正電路包括第一控制信號(hào)調(diào)整部分，其包括用于確定第一控制信號(hào)的最大電壓的恒定電壓降低元件，和用于確定第一控制信號(hào)的特性的第一晶體管，第一晶體管的柵極接收第一指定電壓；和第一電阻器部分，其包括具有彼此不同的電阻值溫度依賴性的兩種類型電阻器元件，電阻器元件串聯(lián)連接，其中第一恒定電壓降低元件、第一晶體管和第一電阻器部分串聯(lián)連接在電源端子和地端子之間，和第一控制信號(hào)從第一控制信號(hào)調(diào)整部分與第一電阻器部分之間的連接點(diǎn)輸出，并向p溝道晶體管的柵極輸入，第二校正電路包括第二控制信號(hào)調(diào)整部分，其包括用于確定第二控制信號(hào)的最小電壓的恒定電壓降低元件，和用于確定第二控制信號(hào)的特性的第二晶體管，第二晶體管的柵極接收第二指定電壓；和第二電阻器部分，其包括具有彼此不同的電阻值溫度依賴性的兩種類型電阻器元件，電阻器元件串聯(lián)連接，其中第二恒定電壓降低元件、第二晶體管和第二電阻器部分串聯(lián)連接在電源端子和地端子之間，和第二控制信號(hào)從第二控制信號(hào)調(diào)整部分與第二電阻器部分之間的連接點(diǎn)輸出，并輸入到n溝道晶體管的柵極。
全文摘要
一種校正電路，其用于產(chǎn)生控制信號(hào)以校正第一晶體管的特性變化，包括控制信號(hào)調(diào)整部分，其包括用于確定控制信號(hào)的最大電壓和最小電壓二者之一的恒定電壓降低元件，和用于確定控制信號(hào)的特性的第二晶體管，第二晶體管的柵極接收指定的電壓；和電阻器部分，其包括具有彼此不同的電阻值溫度依賴特性的兩種類型電阻器元件，電阻器元件串聯(lián)連接。恒定電壓降低元件，第二晶體管，和電阻器部分串聯(lián)連接在電源端子和地端子之間。控制信號(hào)從控制信號(hào)調(diào)整部分與電阻器部分之間的連接點(diǎn)輸出。
文檔編號(hào)H03K5/13GK1463076SQ0313785
公開日2003年12月24日 申請(qǐng)日期2003年5月28日 優(yōu)先權(quán)日2002年5月28日
發(fā)明者森川佳直 申請(qǐng)人:夏普株式會(huì)社