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能在高電壓下操作的電路裝置的制作方法

文檔序號:7530027閱讀:274來源:國知局
專利名稱:能在高電壓下操作的電路裝置的制作方法
技術(shù)領(lǐng)域
本發(fā)明是關(guān)于一種類比電路裝置,尤其關(guān)于一種使低壓元件能在高電源電壓下操作的類比電路裝置。
背景技術(shù)
隨著半導(dǎo)體制程的演進(jìn),使得晶片上的晶體管密度越來越高,而能使用的操作電壓也越來越低。如果將耐電壓1.2伏特的0.13μm互補(bǔ)式金氧半導(dǎo)體(CMOS)制程的晶片操作在3.3伏特的電壓下,則不用幾秒鐘就會把晶片燒毀,此乃因?yàn)?.3伏特超過0.13μm制程的晶片的崩潰電壓(breakdown voltage)。然而,在一片電路板上通常具有多數(shù)的晶片,為了在這些晶片中交流彼此的資料,就必須達(dá)到某個(gè)共同約定的輸出振幅大小。對于數(shù)字訊號而言,較常見的輸出振幅大小是3.3伏特。為了訊號的輸出振幅大小能達(dá)到3.3伏特,制造廠會在同一個(gè)制程中提供可以耐壓3.3伏特的元件以供輸出入的電路使用??梢阅蛪?.3伏特的元件的閘極絕緣層的厚度大約和0.35μm的CMOS制程所制造出的元件的閘極絕緣層的厚度差不多。
在類比通訊方面,類比通訊約定大都是用來約定長距離的訊號傳送與接收。譬如兩臺電腦之間的資訊交換,就可以使用類比通訊約定。由于類比通訊約定是用于長距離的訊號傳送與接收,所以必須考慮訊號會受到電線影響而衰減,所以這些通訊規(guī)格會要求較大的輸出振幅,譬如2伏特。如果要用目前先進(jìn)的制程(譬如0.13μm制程)來設(shè)計(jì)這些通訊用的類比電路,就必須使用可以耐壓3.3伏特的元件來設(shè)計(jì),而且這些元件是操作在3.3伏特的電壓下。由于耐壓3.3伏特的元件的閘極絕緣層的厚度大約和采用0.35μm的CMOS制程所制造出的元件的閘極絕緣層的厚度差不多。因此,與耐壓1.2伏特的元件比較而言,操作速度要慢許多。
因此,晶片中通常需要存在有能耐受兩種不同電壓的元件,其中一種是可耐低電壓,操作速度較快,另一種是可耐高電壓,操作速度較慢。如果要使設(shè)計(jì)出的類比電路可以耐高壓且具有快速的操作速度,就成為一項(xiàng)困難的問題。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是為提供一種使低壓元件能在高電壓下操作的類比電路裝置。
本發(fā)明的另一目的是為提供一種可在高電壓下高速操作的類比電路裝置。
為達(dá)成上述目的,本發(fā)明提供了一種類比電路裝置,其乃連接至一高電源電壓,并包含一晶體管及一介面單元。晶體管具有低于前述高電源電壓的一低工作電壓。介面單元是與該晶體管串聯(lián)連接,以使前述晶體管正常運(yùn)作。
上述類比電路裝置的介面單元可包含一電阻、及與該電阻并聯(lián)連接的一電容。
上述類比電路裝置的介面單元可包含一耐高壓的NMOS晶體管,其具有大于前述低工作電壓的一高工作電壓,并具有一閘極用以接收一第一控制訊號,前述第一控制訊號在前述類比電路裝置的一省電模式時(shí)為一低電位訊號。
上述類比電路裝置的介面單元可包含一耐高壓的PMOS晶體管,其具有大于前述低工作電壓的一高工作電壓,并具有一閘極用以接收一第二控制訊號,前述第二控制訊號在前述類比電路裝置的一省電模式時(shí)為一高電位訊號。
上述類比電路裝置的介面單元可包含一耐高壓的NMOS晶體管,其具有大于前述低工作電壓的一高工作電壓,并具有一閘極用以接收一第一控制訊號,前述第一控制訊號在前述類比電路裝置的一省電模式時(shí)為一低電位訊號;及一耐高壓的PMOS晶體管,與前述耐高壓的NMOS晶體管并聯(lián)連接,并具有大于前述低工作電壓的一高工作電壓,且具有一閘極用以接收一第二控制訊號,前述第二控制訊號在前述類比電路裝置的一省電模式時(shí)為一低電位訊號。
借由上述構(gòu)造,可以使低壓元件在高電源電壓下快速運(yùn)作,借以符合目前電路設(shè)計(jì)的需求。


圖1顯示本發(fā)明的類比電路裝置的示意圖;圖2顯示依據(jù)本發(fā)明的第一實(shí)施例的示意圖;圖3顯示依據(jù)本發(fā)明的第二實(shí)施例的示意圖;圖4顯示依據(jù)本發(fā)明的第三實(shí)施例的示意圖;圖5顯示依據(jù)本發(fā)明的第四實(shí)施例的示意圖;圖6顯示依據(jù)本發(fā)明的第五實(shí)施例的示意圖;圖7顯示依據(jù)本發(fā)明的第六實(shí)施例的示意圖。
圖號說明10-PMOS晶體管20-NMOS晶體管30-介面單元
32-電阻34-電容36-耐高壓NMOS晶體管38-耐高壓PMOS晶體管具體實(shí)施方式
圖1顯示本發(fā)明的類比電路裝置的示意圖。如圖1所示,此類比電路裝置可視為包含有一PMOS晶體管10以及一介面單元30;或包含一NMOS晶體管20以及一介面單元30;或包含有一PMOS晶體管10,一NMOS晶體管20,以及一介面單元30。以該電路裝置包含一PMOS晶體管10,一NMOS晶體管20,以及一介面單元30為例說明,PMOS晶體管10與NMOS晶體管20至少一個(gè)具有低于高電源電壓(操作電壓)VDD的一低工作電壓,且兩者具有其功能以完成特定的目的。舉例而言,PMOS晶體管10可具有一第一崩潰電壓(breakdown voltage),且可于一第一工作電壓下操作,NMOS晶體管20可具有一第二崩潰電壓,且于一第二工作電壓下操作。PMOS晶體管10或NMOS晶體管20若直接在高電源電壓下操作,會發(fā)生崩潰(avalanchebreakdown)。介面單元30是介設(shè)于PMOS晶體管10與NMOS晶體管20之間。具體言之,PMOS晶體管10的源極S連接至高電源電壓VDD,汲極D連接至介面單元30的一端。NMOS晶體管20的源極S連接至接地電壓VGND,汲極D連接至介面單元30的另一端。因此,PMOS晶體管10、介面單元30及NMOS晶體管20是串聯(lián)連接。PMOS晶體管10及NMOS晶體管20中若個(gè)別被施加以前述高電源電壓VDD,則因?yàn)榍笆龈唠娫措妷篤DD超過PMOS晶體管10及NMOS晶體管20的崩潰電壓(breakdown voltage),而造成PMOS晶體管10及NMOS晶體管20會快速燒毀,或者在將PMOS晶體管10的汲極D直接連接至NMOS晶體管20的汲極D的情況下,PMOS晶體管10與NMOS晶體管20亦會燒毀。借由適當(dāng)設(shè)計(jì)介面單元30,可使跨越PMOS晶體管10與NMOS晶體管20的電壓適合于使上述晶體管正常運(yùn)作。以下說明介面單元30的構(gòu)造。
圖2顯示依據(jù)本發(fā)明的第一實(shí)施例的示意圖。如圖2所示,本實(shí)施例的類比電路裝置包含有PMOS晶體管10,NMOS晶體管20,以及介面單元30。介面單元30包含并聯(lián)連接的一電阻32與一電容34。電阻32可以分擔(dān)電壓差(VDD-VGND)的一部分,而使跨越屬于低壓元件的PMOS晶體管10及NMOS晶體管20的電壓差可處于低壓元件所能耐受的范圍內(nèi)(即跨越PMOS晶體管10及NMOS晶體管20的電壓差皆低于PMOS晶體管10及NMOS晶體管20的崩潰電壓)。因此,PMOS晶體管10與NMOS晶體管20不至于燒毀。在正常工作的類比電路裝置中,電路裝置的電流值大多在設(shè)計(jì)時(shí)已經(jīng)確定。若原電路裝置的電流值是I,而希望分擔(dān)的電壓差是V,則可以設(shè)定此電阻值為R=V/I。
然而,電阻和電路裝置中的寄生電容會形成極點(diǎn)(Pole)而造成信號的延遲,因而使電路裝置的操作速度變慢。所以,本發(fā)明加上與電阻32并聯(lián)的電容34以造成零點(diǎn)(Zero)來跟上述極點(diǎn)互相抵銷,即可以使電路裝置的操作速度不受外加電阻的影響。
圖3顯示依據(jù)本發(fā)明的第二實(shí)施例的示意圖。如圖3所示,本實(shí)施例的介面單元30包含一耐高壓NMOS晶體管36,其具有大于前述低工作電壓的一高工作電壓,并通常具有高于第一崩潰電壓的量值的第三崩潰電壓(但在某些設(shè)計(jì)考量下,其亦可以具有等于或低于第一崩潰電壓的量值的第三崩潰電壓),且其閘極G接省電模式的第一控制訊號Vps1,而此第一控制訊號Vps1在電路裝置的省電模式下為低電位訊號。
此耐高壓NMOS晶體管36可能在三極體區(qū)(Triode Region)以及飽和區(qū)(Saturation Region)下運(yùn)作。
在三極體區(qū)的運(yùn)作情形下,可將耐高壓NMOS晶體管36視為一個(gè)電阻,其電阻值R可以利用下述方程式表示
R≈1u0Cox(VGS-Vr)]]>其中,uO為MOS晶體管的電洞遷移率(Mobility),COX為閘極氧化層電容(Gate Oxide Capacitance),VT為閾電壓(Threshold Voltage)。
在正常運(yùn)作的情形下,此電阻可以產(chǎn)生電壓差,借以分擔(dān)電壓差(VDD-VGND)的一部分,而使跨越PMOS晶體管10與NMOS晶體管20的電壓符合它們所能耐受的電壓。電阻值的設(shè)計(jì)方式是與第一實(shí)施例所述的原理相同。
在飽和區(qū)的運(yùn)作情形下,耐高壓NMOS晶體管36的源極S所接的低壓NMOS晶體管20在小訊號分析時(shí),可視為是電流源,其電流大小乃由閘極電壓所控制。于此情況下,耐高壓NMOS晶體管36可與NMOS晶體管20形成一個(gè)疊接(Cascode)電流源。疊接電流源的輸出阻抗比單一NMOS晶體管來得高。若原NMOS晶體管20的輸出阻抗為ro1,則加上于飽和區(qū)運(yùn)作的耐高壓NMOS晶體管36后,所形成的疊接電流源的輸出阻抗為ro1*(gm2*ro2)。其中,gm2是耐高壓NMOS晶體管36的小訊號轉(zhuǎn)導(dǎo)系數(shù),ro2是耐高壓NMOS晶體管36的輸出阻抗。
在省電模式下,耐高壓NMOS晶體管36為一個(gè)斷路的開關(guān)。在斷路后,接在耐高壓NMOS晶體管36的源極S的低壓NMOS晶體管20的所有端點(diǎn)都是處于接地電位VGND,而接在耐高壓NMOS晶體管36的汲極D的低壓PMOS晶體管10的所有端點(diǎn),都是處于高電源電壓VDD。因此,PMOS晶體管10與NMOS晶體管20在省電模式下并不會遭遇到高電壓的問題。值得注意的是,亦可以使用CMOS晶體管來取代耐高壓NMOS晶體管36。
圖4顯示依據(jù)本發(fā)明的第三實(shí)施例的示意圖。如圖4所示,本實(shí)施例的介面單元30包含一耐高壓PMOS晶體管38,其閘極接省電模式的第二控制訊號Vps2,而此第二控制訊號Vps2在電路裝置的省電模式下為高電位訊號。
此耐高壓PMOS晶體管38亦可能在三極體區(qū)(Triode Region)以及飽和區(qū)(Saturation Region)下運(yùn)作。
在三極體區(qū)的運(yùn)作情形下,可將耐高壓PMOS晶體管38視為一個(gè)電阻,其電阻值亦與耐高壓NMOS晶體管36可以以相同方程式(1)表示。
在正常運(yùn)作的情形下,原理與第二實(shí)施例相同。電阻值的作用是與第一實(shí)施例所述的原理相同。
在飽和區(qū)的運(yùn)作情形下,耐高壓PMOS晶體管38的源極S所接的低壓PMOS晶體管10在小訊號分析時(shí),可視為是電流源,其電流大小乃由閘極電壓所控制。于此情況下,耐高壓PMOS晶體管38可與PMOS晶體管10形成一個(gè)疊接電流源。疊接電流源的輸出阻抗比單一PMOS晶體管來得高。若原PMOS晶體管10的輸出阻抗為ro1,則加上于飽和區(qū)運(yùn)作的耐高壓PMOS晶體管38后,所形成的疊接電流源的輸出阻抗為ro1*(gm2*ro2)。其中,gm2是耐高壓PMOS晶體管38的小訊號轉(zhuǎn)導(dǎo)系數(shù),ro2是耐高壓PMOS晶體管38的輸出阻抗。
在省電模式下,耐高壓PMOS晶體管38為一個(gè)斷路的開關(guān)。在斷路后,接在耐高壓PMOS晶體管38的汲極D的低壓NMOS晶體管20的所有端點(diǎn)都是處于接地電位VGND,而接在耐高壓PMOS晶體管38的源極S的低壓PMOS晶體管10的所有端點(diǎn),都是處于高電源電壓VDD。因此,PMOS晶體管10與NMOS晶體管20在省電模式下亦不會遭遇到高電源電壓的問題。值得注意的是,亦可以使用CMOS晶體管來取代耐高壓PMOS晶體管38。
圖5顯示依據(jù)本發(fā)明的第四實(shí)施例的示意圖。如圖5所示,本實(shí)施例的介面單元30包含一耐高壓NMOS晶體管36,其閘極G接省電模式的第一控制訊號Vps1,而此第一控制訊號Vps1在電路裝置的省電模式下為低電位訊號;以及一個(gè)與耐高壓NMOS晶體管36并聯(lián)的耐高壓PMOS晶體管38,其閘極G接省電模式的第二控制訊號Vps2,而此第二控制訊號Vps2在電路裝置的省電模式下為高電位訊號。
此耐高壓NMOS晶體管36及耐高壓PMOS晶體管38可能在三極體區(qū)(Triode Region)以及飽和區(qū)(Saturation Region)下運(yùn)作。
在三極體區(qū)的運(yùn)作情形下,可將耐高壓NMOS晶體管36及耐高壓PMOS晶體管38視為一個(gè)電阻,其電阻值R可以利用下述方程式表示R≈1uONCOXN(VGSN-VTN)+uOPCOXP(VGSP-VTP)]]>其中,uON為NMOS晶體管的電洞遷移率,COXN為其閘極氧化層電容,VTN為其閾電壓;uOP為PMOS晶體管的電洞遷移率,COXP為其閘極氧化層電容,VTP為其閾電壓。
在正常運(yùn)作的情形下,此電阻的運(yùn)作原理與第一實(shí)施例所述的原理相同,于此不再贅述。
在省電模式下,耐高壓NMOS晶體管36及耐高壓PMOS晶體管38為一個(gè)斷路的開關(guān)。在斷路后,低壓NMOS晶體管20的所有端點(diǎn)都是處于接地電位VGND,而低壓PMOS晶體管10的所有端點(diǎn),都是處于高電源電壓VDD。因此,PMOS晶體管10與NMOS晶體管20在省電模式下并不會遭遇到高電壓的問題。
舉例而言,可將本發(fā)明的介面單元應(yīng)用在差動放大器上,可以使差動放大器高速運(yùn)作,同時(shí)不受低壓元件耐壓問題的困擾。圖6與7顯示依據(jù)本發(fā)明的第五及第六實(shí)施例的示意圖。如圖6與7所示,應(yīng)用本發(fā)明的介面單元的差動放大器各包含五個(gè)MOS晶體管41-45(51-55)及兩個(gè)介面單元30依據(jù)附圖的方式進(jìn)行配置。Vip及Vin是輸入電壓,Vop及Von是輸出電壓。Vbn及Vbp是電流的控制電壓,使得這電路可以操作在預(yù)定設(shè)計(jì)好的電流下。借由介面單元30的作用,可以避免低壓元件遭受到高電壓。因此,于上述的差動放大器中,可以使用低壓的MOS晶體管,以達(dá)到快速運(yùn)作的目的。
雖然上述實(shí)施例是以PMOS及NMOS晶體管來作說明,但是只要是符合上述特性的晶體管,都是屬于本發(fā)明所示用的范圍。
權(quán)利要求
1.一種電路裝置,操作于一操作電壓下,該電路裝置包含一第一晶體管,是于一第一工作電壓下工作,該第一晶體管的崩潰電壓為一第一崩潰電壓;及一介面單元,與該第一晶體管連接,該介面單元使得該第一工作電壓低于該第一崩潰電壓;其中該操作電壓高于該第一崩潰電壓。
2.根據(jù)權(quán)利要求1所述的電路裝置,其中該裝置更包括一第二晶體管,該第二晶體管可于一第二工作電壓下操作,該第二晶體管的崩潰電壓為一第二崩潰電壓,該第二晶體管是與該介面單元連接,該介面單元使得該第二工作電壓低于該第二崩潰電壓。
3.根據(jù)權(quán)利要求1所述的電路裝置,其中前述介面單元包含一電阻;及一電容,與該電阻并聯(lián)連接。
4.根據(jù)權(quán)利要求1所述的電路裝置,其中前述介面單元為一第三晶體管。
5.根據(jù)權(quán)利要求4所述的電路裝置,其中該第三晶體管具有一閘極,用以接收一第一控制訊號,可使該電路裝置處于一省電模式。
6.根據(jù)權(quán)利要求4所述的電路裝置,其中該第三晶體管操作于三極體區(qū)(Triode Region)或是飽和區(qū)(Saturation Region)下。
7.一種電路裝置,操作于一操作電壓下,該裝置包含一第一晶體管,具有一第一崩潰電壓,該第一晶體管是于一第一工作電壓下操作;一第二晶體管,具有一第二崩潰電壓,該第二晶體管是于一第二工作電壓下操作;及一介面單元,與該第一晶體管和該第二晶體管串聯(lián)連接;其中,該操作電壓高于該第一工作電壓,借由該介面單元,使得該第一以及第二晶體管分別于該第一以及第二工作電壓下操作。
8.根據(jù)權(quán)利要求7所述的電路裝置,其中前述介面單元包含一電阻;及一電容,與該電阻并聯(lián)連接。
9.根據(jù)權(quán)利要求7所述的電路裝置,其中前述介面單元為一第三晶體管。
10.根據(jù)權(quán)利要求7所述的電路裝置,其中該第三晶體管操作于三極體區(qū)(Triode Region)或是飽和區(qū)(Saturation Region)下。
全文摘要
本發(fā)明提供一種類比電路裝置,其乃連接至一高電源電壓,并包含一晶體管、及一介面單元。晶體管具有低于前述高電源電壓的一低工作電壓。介面單元是與該晶體管串聯(lián)連接,以使前述晶體管正常運(yùn)作。
文檔編號H03K17/00GK1516340SQ0310032
公開日2004年7月28日 申請日期2003年1月9日 優(yōu)先權(quán)日2003年1月9日
發(fā)明者李朝政, 江明澄 申請人:瑞昱半導(dǎo)體股份有限公司
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