專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包含用于檢測(cè)兩個(gè)時(shí)鐘信號(hào)之間相位差的相位比較器電路的半導(dǎo)體集成電路，特別地涉及一種包含用于PLL(鎖相回路)或DLL(延遲鎖定環(huán))的相位比較器電路的半導(dǎo)體集成電路。


圖1示出了采用傳統(tǒng)的相位比較器電路的PLL電路的結(jié)構(gòu)。這種PLL電路包括用于比較參考時(shí)鐘信號(hào)REF的相位和時(shí)鐘信號(hào)CLK的相位以便根據(jù)相位差輸出UP信號(hào)或DOWN信號(hào)的相位比較器電路1、用于根據(jù)從相位比較器電路1輸出的UP信號(hào)或DOWN信號(hào)提供輸出電流IPDI的電荷泵電路5、用于將電荷泵電路5輸出的電流IPDI轉(zhuǎn)換為控制電壓VCTL并具有低導(dǎo)通特性的環(huán)路濾波器6、以及在由控制電壓VCTL控制的頻率下振蕩輸出時(shí)鐘信號(hào)CLK的VOC(電壓控制振蕩器)7。
圖2示出了圖1中的相位比較器電路的結(jié)構(gòu)。如圖2所示，相位比較器電路包括兩個(gè)觸發(fā)電路11和12以及一個(gè)與(AND)電路13。
高電平信號(hào)“1”提供到觸發(fā)器11和12的數(shù)據(jù)輸入端D。觸發(fā)器11輸出一個(gè)與提供到時(shí)鐘輸入端CK的參考時(shí)鐘信號(hào)REF的上升緣同步的高電平UP信號(hào)，而觸發(fā)器12輸出一個(gè)與提供到時(shí)鐘輸入端CK的時(shí)鐘信號(hào)CLK的上升緣同步的高電平DOWN信號(hào)。
當(dāng)UP信號(hào)和DOWN信號(hào)兩者都變成高電平時(shí)，AND電路13將高電平信號(hào)提供到觸發(fā)器11和12的清除端CLR。在此方式下，清除觸發(fā)器11和12并且UP信號(hào)和DOWN信號(hào)兩者都變?yōu)榈碗娖健?br> 結(jié)果，在此情況下，與參考時(shí)鐘信號(hào)REF比較、時(shí)鐘信號(hào)CLK的相位被延遲，相位比較器電路1就從參考時(shí)鐘信號(hào)REF的上升緣開始到時(shí)鐘信號(hào)CLK的上升緣為止輸出高電平UP信號(hào)。另一方面，如果時(shí)鐘信號(hào)CLK的相位與參考時(shí)鐘信號(hào)REF的相位比較超前，那么相位比較器電路1就從時(shí)鐘信號(hào)CLK的上升緣開始到參考時(shí)鐘信號(hào)REF的上升緣為止輸出高電平DOWN信號(hào)。
然而，所采用的制造技術(shù)確定了相位比較器電路1輸出的UP信號(hào)和DOWN信號(hào)的最小脈沖寬度，在時(shí)鐘信號(hào)CLK和參考時(shí)鐘信號(hào)REF之間的相位差的絕對(duì)值小于最小脈沖寬度的情況下，無論是否輸出UP信號(hào)或DOWN信號(hào)，相位比較器電路1均存在死區(qū)(dead zone)。圖3示出了在相位比較器電路中死區(qū)存在時(shí)，兩個(gè)時(shí)鐘信號(hào)之間的相位差與電荷泵電路的輸出電流之間的關(guān)系。
為了消除相位比較器電路1的死區(qū)，已經(jīng)考慮提高AND電路13的延遲時(shí)間。如果這樣做，其結(jié)果，時(shí)鐘信號(hào)CLK和參考時(shí)鐘信號(hào)REF之間的相位差變小，并且輸出用于UP信號(hào)和DOWN信號(hào)兩者的脈沖，電荷泵電路5能根據(jù)這些脈沖的寬度提供輸出電流IPDI。然而，關(guān)于電荷泵電路5的操作，將出現(xiàn)下列問題。
圖4示出了圖1中的電荷泵電路的結(jié)構(gòu)。如圖4所示，電荷泵電路5包括用于反向UP信號(hào)的反向器(inverter)51、用于基于反向的UP信號(hào)提供電流的P溝道晶體管Q1、用于基于DOWN信號(hào)提供電流的N溝道晶體管Q2、以及恒定電流源52和53。這里，如果當(dāng)恒定電流源不被提供高于或等于特定電壓的電壓時(shí)，恒定電流源52和53通常就停止工作。如果恒定電流源52和53不作為恒定電流源工作，就不能正確地平衡在晶體管Q1和Q2中的電流。
特別地，晶體管Q1在接近電源電壓VDD下工作的情況下，提供到連接晶體管Q1的恒流源52的電源電壓VDD變小，因此流過晶體管Q1的電流就會(huì)變得比固定值更小。類似地，晶體管Q2在接近電源電壓VSS下工作的情況下，提供到連接晶體管Q2的恒流源53的電源電壓VSS變小，因此流過晶體管Q2的電流就會(huì)變得比固定值更小。在此情況下，如果恒流源52和53不能正常工作，如圖5中所示，那么在時(shí)鐘信號(hào)CLK和參考時(shí)鐘信號(hào)REF之間的相位差變?yōu)榱愕奈恢?，電荷泵電?的輸出電流IPDI就不再變?yōu)榱恪?br> 如上所述，在相位比較器電路的特性中存在死區(qū)的情況下，或在電荷泵電路的恒流源不能正常工作的情況下，即使在相位比較器電路的特性中不存在死區(qū)，也存在問題，例如時(shí)鐘信號(hào)CLK的波動(dòng)將變大并且相對(duì)于參考時(shí)鐘信號(hào)REF的時(shí)鐘信號(hào)CLK的相位的偏差將增大。
考慮到上面描述的情況，本發(fā)明的目的是通過防止相位比較器電路的死區(qū)以及防止電荷泵電路的輸出電流偏差提高用于PLL或DLL的包含相位比較器電路的半導(dǎo)體集成電路中的PLL或DLL的整個(gè)閂鎖的精度。
為了達(dá)到上述目的，本發(fā)明的半導(dǎo)體集成電路包括用于接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的第一電路、當(dāng)與第二時(shí)鐘信號(hào)的相位相比較第一時(shí)鐘信號(hào)的相位延遲超過預(yù)定值時(shí)該第一電路用于觸發(fā)相應(yīng)于第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)之間的相位差的第一相位差信號(hào)、并且當(dāng)與第二時(shí)鐘信號(hào)的相位相比較第一時(shí)鐘信號(hào)的相位提前超過預(yù)定值時(shí)該第一電路用于觸發(fā)相應(yīng)于第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)之間的相位差的第二相位差信號(hào)；本發(fā)明的半導(dǎo)體集成電路還包括用于接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的第二電路、當(dāng)與第二時(shí)鐘信號(hào)的邊緣相比較第一時(shí)鐘信號(hào)的邊緣被延遲時(shí)該第二電路用于觸發(fā)第一脈沖信號(hào)、并且當(dāng)與第二時(shí)鐘信號(hào)的邊緣相比較第一時(shí)鐘信號(hào)的邊緣提前時(shí)該第二電路用于觸發(fā)第二相脈沖信號(hào)；本發(fā)明的半導(dǎo)體集成電路還包括用于將從第一電路輸出的第一相位差信號(hào)和從第二電路輸出的第一脈沖信號(hào)合成的第三電路，以及用于將從第一電路輸出的第二相位差信號(hào)和從第二電路輸出的第二脈沖信號(hào)合成的第四電路。
根據(jù)本發(fā)明，通過將第一電路和第二電路組合，該第一電路具有在第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)之間的相位差檢測(cè)相關(guān)的死區(qū)、該第二電路用于確定第二時(shí)鐘信號(hào)的邊緣是否超前或落后于第一時(shí)鐘信號(hào)的邊緣，就能夠消除相位比較器電路的死區(qū)并能夠防止電荷泵電路的輸出電流偏差。
圖1為采用傳統(tǒng)的相位比較器電路的PLL電路結(jié)構(gòu)方框圖。
圖2為圖1中所示的相位比較器電路的電路結(jié)構(gòu)圖。
圖3顯示了相位比較器電路中死區(qū)存在時(shí)兩個(gè)時(shí)鐘信號(hào)的相位差和電荷泵電路輸出電流之間的關(guān)系圖。
圖4為圖1中所示的電荷泵電路的電路圖。
圖6為根據(jù)本發(fā)明的第一實(shí)施例包含在半導(dǎo)體集成電路中的采用相位比較器電路的PLL電路的方框圖。
圖7為圖6中所示的判優(yōu)電路的電路圖。
圖8A和8B為圖7中所示的判優(yōu)電路的輸入信號(hào)的波形時(shí)序圖。
圖9為采用圖7中所示的判優(yōu)電路時(shí)兩個(gè)時(shí)鐘信號(hào)的相位差和電荷泵電路輸出電流之間的關(guān)系圖。
圖10A-10D為圖6中所示的相位比較器電路中各個(gè)信號(hào)的波形時(shí)序圖。
圖11為當(dāng)采用圖6中所示的PLL電路時(shí)兩個(gè)時(shí)鐘信號(hào)的相位差和電荷泵電路輸出電流之間的關(guān)系圖。
圖12為根據(jù)本發(fā)明的第二實(shí)施例包含在半導(dǎo)體集成電路中的采用相位比較器電路的DLL電路的方框圖。
實(shí)施本發(fā)明的最佳模式圖6是采用包含在根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體集成電路中的相位比較器電路的PLL電路的方框圖。
如圖6中所示，該P(yáng)LL電路包括相位比較器電路10，用于進(jìn)行參考時(shí)鐘信號(hào)REF的相位和時(shí)鐘信號(hào)CLK的相位比較，并根據(jù)相位差輸出UP信號(hào)和DOWN信號(hào)；電荷泵電路5，用于根據(jù)從相位比較器電路10輸出的UP信號(hào)和DOWN信號(hào)提供輸出電流IPDI；環(huán)路濾波器6，具有低導(dǎo)通特性，用于將從電荷泵電路5提供的輸出電流IPDI轉(zhuǎn)換為控制電壓VCTL；VCO7(壓控振蕩器)，用于在由控制電壓VCTL控制的頻率下振蕩輸出時(shí)鐘信號(hào)CLK。
這里，相位比較器電路10包括相位比較器電路1，用于進(jìn)行參考時(shí)鐘信號(hào)REF的相位與時(shí)鐘信號(hào)CLK的相位的比較以便根據(jù)相位差輸出相位差信號(hào)UP0和DOWN0；判優(yōu)電路2，當(dāng)與參考時(shí)鐘信號(hào)REF的上升緣比較時(shí)鐘信號(hào)CLK的上升緣被延遲時(shí)，該判優(yōu)電路2用于輸出脈沖信號(hào)UP1，并且當(dāng)與參考時(shí)鐘信號(hào)REF的上升緣比較時(shí)鐘信號(hào)CLK的上升緣被提前時(shí)該判優(yōu)電路2用于輸出脈沖信號(hào)DOWN1；合成電路(combining circuit)3，用于合成并輸出相位差信號(hào)UP0和脈沖信號(hào)UP1；以及合成電路4，用于合成并輸出相位差信號(hào)DOWN0和脈沖信號(hào)DOWN1。
相位比較器電路1與圖2中所示的相位比較器電路一樣。如果與參考時(shí)鐘信號(hào)REF的相位比較，時(shí)鐘信號(hào)CLK的相位被延遲，那么相位比較器電路1就從參考時(shí)鐘信號(hào)REF的上升緣開始到時(shí)鐘信號(hào)CLK的上升緣為止輸出高電平UP信號(hào)。另一方面，如果與參考時(shí)鐘信號(hào)REF的相位比較，時(shí)鐘信號(hào)CLK的相位被提前，那么相位比較器電路1就從時(shí)鐘信號(hào)CLK上升緣開始到參考時(shí)鐘信號(hào)REF的上升緣為止，輸出高電平DOWN信號(hào)。
在相位比較器電路1中，如果時(shí)鐘信號(hào)CLK和參考時(shí)鐘信號(hào)REF之間的相位差的絕對(duì)值小于或等于由制造技術(shù)確定的最小脈沖寬度，就不會(huì)在輸出UP信號(hào)或DOWN信號(hào)處存在死區(qū)(參考圖3)。然而，如果時(shí)鐘信號(hào)CLK和參考時(shí)鐘信號(hào)REF之間的相位差為零，由于不會(huì)輸出UP信號(hào)或DOWN信號(hào)，所以電荷泵電路5的輸出電流IPDI就變?yōu)榱悴⑶覜]有偏差產(chǎn)生。電荷泵電路5的結(jié)構(gòu)與圖4中所示的結(jié)構(gòu)一樣。
圖7為圖6中所示的判優(yōu)電路的結(jié)構(gòu)圖。如圖7中所示，判優(yōu)電路2包括邊緣檢測(cè)電路8和脈沖產(chǎn)生電路9。邊緣檢測(cè)電路8包括NAND電路81和82、由P溝道晶體管Q3和N溝道晶體管Q4組成的第一反向器和由P溝道晶體管Q5和N溝道晶體管Q6組成的第二反向器。同樣，脈沖產(chǎn)生電路9包括反向器91-96和AND電路97和98。
如圖8A所示，將給出與時(shí)鐘信號(hào)CLK的上升緣相比參考時(shí)鐘信號(hào)REF的上升緣提前的情況的描述。如果參考時(shí)鐘信號(hào)REF變?yōu)楦唠娖剑琋AND電路81的輸出就變?yōu)榈碗娖?。隨后，一旦時(shí)鐘信號(hào)CLK變?yōu)榻咏唠娖?，第一反向器的輸出就變成高電平。相反，NAND電路81的輸出就保持高電平。在此方式下，在脈沖產(chǎn)生電路9中，從AND電路97輸出具有相應(yīng)于反向器91至93的延遲時(shí)間的脈沖寬度的脈沖信號(hào)UP1。
如圖8B所示，將給出與參考時(shí)鐘信號(hào)REF的上升緣相比時(shí)鐘信號(hào)CLK的上升緣提前的情況的描述。如果時(shí)鐘信號(hào)CLK變?yōu)楦唠娖?，NAND電路82的輸出就變?yōu)榈碗娖?。隨后，一旦參考時(shí)鐘信號(hào)REF變?yōu)榻咏唠娖?，第二反向器的輸出就變成高電平。相反，NAND電路82的輸出就保持高電平。在此方式下，在脈沖產(chǎn)生電路9中，從AND電路98輸出具有相應(yīng)于反向器94至96的延遲時(shí)間的脈沖寬度的脈沖信號(hào)DOWN1。
圖9示出當(dāng)采用圖7中所示的判優(yōu)電路時(shí)兩個(gè)時(shí)鐘信號(hào)的相位差和電荷泵電路的輸出電流之間的關(guān)系。圖7中所示的判優(yōu)電路輸出具有只響應(yīng)于參考時(shí)鐘信號(hào)REF和時(shí)鐘信號(hào)CLK的數(shù)量級(jí)的固定(fixed)脈沖寬度的脈沖信號(hào)。因此，如果該脈沖信號(hào)輸入到電荷泵電路，那么當(dāng)時(shí)鐘信號(hào)CLK和參考時(shí)鐘信號(hào)REF之間的相位差為負(fù)時(shí)電荷泵電路就輸出正的恒定電流，當(dāng)相位差為正時(shí)電荷泵電路就輸出負(fù)的恒定電流。
再次參照?qǐng)D6，在相位比較器電路10中，從相位比較器電路1輸出的相位差信號(hào)UP0和DOWN0分別與從判優(yōu)電路2輸出的脈沖信號(hào)UP1和DOWN1通過合成電路3和4合成，以至產(chǎn)生UP和DOWN信號(hào)。例如，采用OR電路作為合成電路3和4是可能的。
圖10A-10D中示出圖6中所示的相位比較器電路10的各個(gè)信號(hào)的波形。
圖10A-10B示出在與時(shí)鐘信號(hào)CLK的相位相比參考時(shí)鐘信號(hào)REF的相位提前的情況下各個(gè)信號(hào)的波形。在圖10A中，相位差的絕對(duì)值Δt大并且通過相位差信號(hào)UP0確定UP信號(hào)為高電平下的周期。在圖10B中，位差的絕對(duì)值Δt小并且通過脈沖信號(hào)UP1確定UP信號(hào)為高電平下的周期。
圖10C-10D示出在與參考時(shí)鐘信號(hào)REF的相位相比時(shí)鐘信號(hào)CLK的相位提前的情況下各個(gè)信號(hào)的波形。在圖10C中，相位差的絕對(duì)值Δt小并且通過脈沖信號(hào)DOWN1確定DOWN信號(hào)為高電平下的周期。在圖10D中，相位差的絕對(duì)值Δt大并且通過相位差信號(hào)DOWN0確定DOWN信號(hào)為高電平下的周期。
通過采用在此方式下產(chǎn)生的UP信號(hào)和DOWN信號(hào)來驅(qū)動(dòng)電荷泵電路5，兩個(gè)時(shí)鐘信號(hào)的相位差和電荷泵電路的輸出電流之間的關(guān)系就變?yōu)閳D3中所示的特性和圖9中所示的特性相加的特性。圖11示出采用圖6中所示的PLL電路的兩個(gè)時(shí)鐘信號(hào)的相位差和電荷泵電路的輸出電流之間的關(guān)系。由于判優(yōu)電路2的特性的緣故，所以在相位比較器電路1的死區(qū)之外，電荷泵電路的輸出電流隨著兩個(gè)時(shí)鐘信號(hào)之間相位差的變化而變化，而在死區(qū)之內(nèi)，根據(jù)相位差是否為正或負(fù)來改變電荷泵電路的輸出電流的極性。
在本實(shí)施例中，通過采用相位比較器電路10來驅(qū)動(dòng)電荷泵電路5，在電荷泵電路5的輸出電流變?yōu)榱闾幘筒淮嬖谒绤^(qū)，當(dāng)時(shí)鐘信號(hào)CLK的相位和參考時(shí)鐘信號(hào)REF的相位一致時(shí)在輸出電流中就沒有偏差產(chǎn)生。因此，通過采用環(huán)路濾波器6將從電荷泵電路5提供的輸出電流IPDI轉(zhuǎn)換為控制電壓VCTL并通過采用該控制電壓VCTL來控制VCO7，就能夠?qū)崿F(xiàn)一種PLL，該P(yáng)LL降低了由于相位比較器電路的死區(qū)引起的波動(dòng)并且還減少了時(shí)鐘信號(hào)CLK和參考時(shí)鐘信號(hào)REF之間的相位偏差。
下面，將描述本發(fā)明的第二實(shí)施例。
圖12是采用包含在根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體集成電路中的相位比較器電路的DLL電路的方框圖。在此DLL電路中，圖6中所示的VCO7由可變延遲電路20替代。
該可變延遲電路20接收作為輸入信號(hào)的參考時(shí)鐘信號(hào)REF，通過延遲周期延遲時(shí)鐘參考信號(hào)REF、通過從環(huán)路濾波器6輸出的控制電壓VCTL控制該延遲周期，并輸出作為時(shí)鐘信號(hào)CLK的延遲的參考時(shí)鐘信號(hào)REF?？勺冄舆t電路20還可以由具有通過控制電壓控制的延遲周期的多個(gè)延遲元件組成。在此情況下，就能夠從這些延遲元件輸出大量的多相時(shí)鐘信號(hào)。例如，多相時(shí)鐘信號(hào)常常用于解碼高速連續(xù)傳輸?shù)臄?shù)據(jù)。
在本實(shí)施例中，通過采用相位比較器電路10來驅(qū)動(dòng)電荷泵電路5，在電荷泵電路5的輸出電流變?yōu)榱闾幉淮嬖谒绤^(qū)，當(dāng)時(shí)鐘信號(hào)CLK的相位和參考時(shí)鐘信號(hào)REF的相位一致時(shí)在輸出電流中就沒有偏差產(chǎn)生。因此，通過采用環(huán)路濾波器6將從電荷泵電路5提供的輸出電流IPDI轉(zhuǎn)換為控制電壓VCTL并通過采用該控制電壓VCTL來控制可變延遲電路20，就能夠?qū)崿F(xiàn)一種DLL，該DLL降低了由于相位比較器電路的死區(qū)引起的波動(dòng)并且還減少了時(shí)鐘信號(hào)CLK和參考時(shí)鐘信號(hào)REF之間的相位偏差。
如上所述，根據(jù)本發(fā)明，在包含采用PLL或DLL的相位比較器電路的半導(dǎo)體檢測(cè)電路中，能夠消除比較器電路的死區(qū)，還能夠防止電荷泵電路輸出電流的偏差。在此方式下，就能夠降低時(shí)鐘信號(hào)的波動(dòng)和偏差，并能夠提高PLL或DLL的整個(gè)閂鎖精度。
根據(jù)實(shí)施例已經(jīng)描述了本發(fā)明，但上面描述的實(shí)施例并不限制本發(fā)明，在附加的專利權(quán)利要求書的范圍之內(nèi)的各種形態(tài)和修改是可能的。
工業(yè)應(yīng)用本發(fā)明可以在用于產(chǎn)生與輸入數(shù)據(jù)同步的時(shí)鐘信號(hào)的PLL或DLL中采用。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括第一電路，用于接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，當(dāng)與第二時(shí)鐘信號(hào)的相位相比較第一時(shí)鐘信號(hào)的相位延遲超過預(yù)定值時(shí)該第一電路用于觸發(fā)相應(yīng)于第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)之間的相位差的第一相位差信號(hào)，并且當(dāng)與第二時(shí)鐘信號(hào)的相位相比較第一時(shí)鐘信號(hào)的相位提前超過預(yù)定值時(shí)，該第一電路用于觸發(fā)相應(yīng)于第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)之間的相位差的第二相位差信號(hào)；第二電路，用于接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，當(dāng)與第二時(shí)鐘信號(hào)的邊緣相比較第一時(shí)鐘信號(hào)的邊緣被延遲時(shí)，該第二電路用于觸發(fā)第一脈沖信號(hào)，并且當(dāng)與第二時(shí)鐘信號(hào)的邊緣相比較第一時(shí)鐘信號(hào)的邊緣提前時(shí)，該第二電路用于觸發(fā)第二相脈沖信號(hào)；第三電路，用于將從上述第一電路輸出的第一相位差信號(hào)和從上述第二電路輸出的第一脈沖信號(hào)合成；以及第四電路，用于將從上述第一電路輸出的第二相位差信號(hào)和從上述第二電路輸出的第二脈沖信號(hào)合成。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中，所述第二電路在與第二時(shí)鐘信號(hào)的邊緣相比第一時(shí)鐘信號(hào)的邊緣被延遲的情況下、在固定周期期間觸發(fā)第一脈沖信號(hào)而與第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)之間的相位差無關(guān)；并且在與第二時(shí)鐘信號(hào)的邊緣相比第一時(shí)鐘信號(hào)的邊緣被提前的情況下，所述第二電路在固定周期期間觸發(fā)第二脈沖信號(hào)而與第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)之間的相位差無關(guān)。
3.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中，所述第三電路包括用于將從所述第一電路輸出的第一相位差信號(hào)和從所述第二電路輸出的第一脈沖信號(hào)轉(zhuǎn)變?yōu)檫壿婳R操作的OR電路，并且所述第四電路包括用于將從所述第一電路輸出的第二相位差信號(hào)和從所述第二電路輸出的第二脈沖信號(hào)轉(zhuǎn)變?yōu)檫壿婳R操作的OR電路。
全文摘要
在包含用于PLL或DLL的相位比較器電路的半導(dǎo)體集成電路中，通過消除相位比較器電路的死區(qū)來提高PLL或DLL的整個(gè)閂鎖精度并防止電荷泵電路的輸出電流偏差。該半導(dǎo)體集成電路包括第一電路，用于接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，當(dāng)與第二時(shí)鐘信號(hào)的相位相比較第一時(shí)鐘信號(hào)的相位延遲超過預(yù)定值時(shí)該第一電路用于觸發(fā)相應(yīng)于第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)之間的相位差的第一相位差信號(hào)，并且當(dāng)與第二時(shí)鐘信號(hào)的相位相比較第一時(shí)鐘信號(hào)的相位提前超過預(yù)定值時(shí)該第一電路用于觸發(fā)相應(yīng)于第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)之間的相位差的第二相位差信號(hào)；第二電路，用于接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，當(dāng)與第二時(shí)鐘信號(hào)的邊緣相比較第一時(shí)鐘信號(hào)的邊緣被延遲時(shí)該第二電路用于觸發(fā)第一脈沖信號(hào)，并且當(dāng)與第二時(shí)鐘信號(hào)的邊緣相比較第一時(shí)鐘信號(hào)的邊緣提前時(shí)該第二電路用于觸發(fā)第二相脈沖信號(hào)；第三電路，用于將從第一電路輸出的第一相位差信號(hào)和從第二電路輸出的第一脈沖信號(hào)合成；以及第四電路，用于將從第一電路輸出的第二相位差信號(hào)和從第二電路輸出的第二脈沖信號(hào)合成。
文檔編號(hào)H03K5/04GK1463491SQ02801888
公開日2003年12月24日 申請(qǐng)日期2002年5月28日 優(yōu)先權(quán)日2001年5月30日
發(fā)明者野上一孝 申請(qǐng)人:哉英電子股份有限公司