專利名稱：數(shù)字－模擬變換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及將離散的數(shù)字?jǐn)?shù)據(jù)變換為連續(xù)的模擬信號(hào)的數(shù)字一模擬變換器。在本說(shuō)明書(shū)中，將函數(shù)的值在局部區(qū)域中有0以外的有限值，在除此以外的區(qū)域中為0的情況稱為‘有限范圍’來(lái)進(jìn)行說(shuō)明。
背景技術(shù)：
在目前的數(shù)字音頻裝置、例如CD(小型盤(pán))播放機(jī)等中，為了從離散的音樂(lè)數(shù)據(jù)(數(shù)字?jǐn)?shù)據(jù))中獲得連續(xù)的模擬聲音信號(hào)而使用采用超采樣技術(shù)的D/A(數(shù)字-模擬)變換器。這樣的D/A變換器一般使用數(shù)字濾波器，以便在輸入的數(shù)字?jǐn)?shù)據(jù)之間進(jìn)行內(nèi)插來(lái)模擬地提高采樣頻率，在由采樣保持電路保持各內(nèi)插值并生成階躍狀的信號(hào)波形后，通過(guò)使該信號(hào)波形通過(guò)低通濾波器來(lái)輸出平滑的模擬聲音信號(hào)。
但是，作為在離散的數(shù)字?jǐn)?shù)據(jù)之間進(jìn)行內(nèi)插的方法，已知WO99/38090中披露的數(shù)據(jù)內(nèi)插方式。在該數(shù)據(jù)內(nèi)插方式中，可使用在全域中可微分一次、僅考慮夾著內(nèi)插位置的前后各兩個(gè)合計(jì)為4個(gè)的取樣點(diǎn)的取樣函數(shù)。該取樣函數(shù)與取樣頻率為f時(shí)以sin(πft)/(πft)定義的sinc函數(shù)不同，由于具有有限范圍的值，所以具有用4個(gè)這樣少的數(shù)字?jǐn)?shù)據(jù)來(lái)進(jìn)行內(nèi)插運(yùn)算也不產(chǎn)生舍棄誤差這樣的優(yōu)點(diǎn)。
一般地，通過(guò)使用將上述取樣函數(shù)的波形數(shù)據(jù)設(shè)定為FIR(finite impulseresponse有限脈沖響應(yīng))濾波器的抽頭系數(shù)的數(shù)字濾波器，來(lái)進(jìn)行超采樣。
但是，使用通過(guò)上述數(shù)字濾波器來(lái)進(jìn)行離散的數(shù)字?jǐn)?shù)據(jù)間的內(nèi)插運(yùn)算的超采樣技術(shù)時(shí)，由于可以使用衰減特性平緩的低通濾波器，所以可以使低通濾波器的相位特性接近直線相位特性，并且可以降低取樣的折返噪聲。超采樣的頻率越高，該效果越顯著，但如果僅提高采樣頻率，則由于數(shù)字濾波器和采樣保持電路的處理速度也高速化，所以需要使用適應(yīng)高速化的昂貴的部件，導(dǎo)致部件成本的上升。此外，在圖像數(shù)據(jù)這樣的本身的采樣頻率高的情況下(例如幾MHz)，在對(duì)該數(shù)據(jù)進(jìn)行超采樣時(shí)，需要使用可在幾十MHz至幾百M(fèi)Hz中工作的部件來(lái)構(gòu)成數(shù)字濾波器和采樣保持電路，其實(shí)現(xiàn)不容易。
此外，即使在使用超采樣技術(shù)的情況下，由于最終還是使階躍狀的信號(hào)波形通過(guò)低通濾波器來(lái)生成平滑的模擬信號(hào)，所以只要是使用低通濾波器就不能得到嚴(yán)格意義下的直線相位特性，從而產(chǎn)生輸出波形的失真。
發(fā)明概述本發(fā)明是解決上述課題的發(fā)明，其目的在于提供一種數(shù)字-模擬變換器，可以獲得失真少的輸出波形而不提高部件的工作速度。
本發(fā)明的數(shù)字-模擬變換器由多個(gè)數(shù)據(jù)保持部件分別保持以規(guī)定間隔輸入的多個(gè)數(shù)字?jǐn)?shù)據(jù)，由多個(gè)乘法部件對(duì)分別保持的數(shù)字?jǐn)?shù)據(jù)進(jìn)行在數(shù)據(jù)保持期間的前半期間和后半期間用不同的乘數(shù)相乘的乘法處理。然后，在通過(guò)階躍電壓波形發(fā)生部件生成由加法部件將各乘算結(jié)果相加所得的數(shù)字?jǐn)?shù)據(jù)對(duì)應(yīng)的階躍狀的模擬電壓后，通過(guò)由多個(gè)積分部件進(jìn)行多次模擬積分，來(lái)產(chǎn)生將與依次輸入的各數(shù)字?jǐn)?shù)據(jù)對(duì)應(yīng)的電壓值之間平滑連接起來(lái)的連續(xù)模擬信號(hào)。這樣，由于將依次輸入的與多個(gè)數(shù)字?jǐn)?shù)據(jù)分別對(duì)應(yīng)的各乘算結(jié)果相加，然后通過(guò)將該加算結(jié)果變換成模擬電壓并積分就能獲得連續(xù)變化的模擬信號(hào)，所以不必為了獲得最終的模擬信號(hào)而使用低通濾波器，沒(méi)有因使用的信號(hào)的頻率與相位特性不同而惡化組延遲特性，可以獲得失真少的輸出波形。此外，與進(jìn)行超采樣的現(xiàn)有方法相比，由于不需要提高部件的工作速度，所以不需要使用昂貴的部件，可以降低部件的成本。
此外，所述多個(gè)乘法部件的乘法處理所用的各乘數(shù)對(duì)于區(qū)分多項(xiàng)式構(gòu)成的規(guī)定取樣函數(shù)來(lái)說(shuō)，最好與通過(guò)對(duì)這些區(qū)分多項(xiàng)式分別多次進(jìn)行微分所得的階躍函數(shù)的各值對(duì)應(yīng)。即，相反地，由于通過(guò)對(duì)這樣的階躍函數(shù)進(jìn)行多次積分，可以獲得與規(guī)定的取樣函數(shù)對(duì)應(yīng)的波形，所以可以通過(guò)合成階躍函數(shù)來(lái)等價(jià)地實(shí)現(xiàn)取樣函數(shù)的卷積運(yùn)算。因此，可以使處理內(nèi)容簡(jiǎn)單，可以降低將數(shù)字?jǐn)?shù)據(jù)變換為模擬信號(hào)所需的處理量。
此外，最好將所述階躍函數(shù)的正區(qū)域和負(fù)區(qū)域的面積相等地設(shè)定。由此，可以防止積分處理部件的積分結(jié)果發(fā)散。
此外，所述取樣函數(shù)最好具有全域僅可微分一次的有限范圍的值。如果全域僅可微分1次，則認(rèn)為可以充分地近似自然現(xiàn)象，而且通過(guò)將微分次數(shù)設(shè)定得少，可以減少積分處理部件進(jìn)行模擬積分的次數(shù)，能夠簡(jiǎn)化結(jié)構(gòu)。
此外，所述階躍函數(shù)在與以等間隔配置的5個(gè)數(shù)字?jǐn)?shù)據(jù)對(duì)應(yīng)的規(guī)定范圍中，最好由進(jìn)行了-1、+3、+5、-7、-7、+5、+3、-1加權(quán)的相同寬度的8個(gè)區(qū)分區(qū)域構(gòu)成，將該8個(gè)加權(quán)系數(shù)的每2個(gè)作為所述多個(gè)乘法部件的各個(gè)乘數(shù)來(lái)設(shè)定。由于可以將整數(shù)表示的簡(jiǎn)單的加權(quán)系數(shù)用作各乘法部件的乘數(shù)，所以可以簡(jiǎn)化乘法處理。
特別是在多個(gè)乘法部件的每一個(gè)中進(jìn)行的乘法處理最好通過(guò)將數(shù)字?jǐn)?shù)據(jù)本身與移位產(chǎn)生的2的冪數(shù)倍運(yùn)算結(jié)果相加來(lái)實(shí)現(xiàn)。由于可以將乘法處理置換為移位處理和加法處理，所以可以利用簡(jiǎn)化處理內(nèi)容來(lái)簡(jiǎn)化結(jié)構(gòu)、實(shí)現(xiàn)處理的高速化。
此外，最好進(jìn)行所述模擬積分的次數(shù)為2次，從所述積分處理部件輸出電壓電平二次函數(shù)變化的模擬信號(hào)。通過(guò)將二次函數(shù)變化的模擬信號(hào)內(nèi)插在離散的數(shù)字?jǐn)?shù)據(jù)對(duì)應(yīng)的電壓值之間，可以獲得不包含不需要的高頻成分等的良好輸出波形。


圖1是說(shuō)明本實(shí)施例的D/A變換器的內(nèi)插運(yùn)算所用的取樣函數(shù)的說(shuō)明圖；圖2表示取樣值和其間的內(nèi)插值之間關(guān)系的圖；圖3表示對(duì)圖1所示的取樣函數(shù)進(jìn)行一次微分的波形的圖；圖4表示對(duì)圖3所示的折線函數(shù)再進(jìn)行微分的波形的圖；圖5表示本實(shí)施例的D/A變換器的結(jié)構(gòu)圖；圖6表示積分電路的具體結(jié)構(gòu)的示例的圖；圖7表示本實(shí)施例的D/A變換器的工作定時(shí)的圖；圖8表示乘法器的詳細(xì)結(jié)構(gòu)的圖；圖9表示乘法器的詳細(xì)結(jié)構(gòu)的圖；圖10表示乘法器的詳細(xì)結(jié)構(gòu)的圖；圖11表示乘法器的詳細(xì)結(jié)構(gòu)的圖；圖12表示乘法器的詳細(xì)結(jié)構(gòu)的圖；圖13表示乘法器的詳細(xì)結(jié)構(gòu)的圖；圖14表示乘法器的詳細(xì)結(jié)構(gòu)的圖；圖15表示乘法器的詳細(xì)結(jié)構(gòu)的圖。
發(fā)明的最佳實(shí)施例以下，參照附圖詳細(xì)說(shuō)明采用本發(fā)明的一實(shí)施例的D/A變換器。圖1是本實(shí)施例的D/A變換器中的內(nèi)插運(yùn)算所用的取樣函數(shù)的說(shuō)明圖。該取樣函數(shù)H(t)披露于WO99/38090，按以下式來(lái)表示。
(-t2-4t-4)/4 ；-2≤t＜-3/2(3t2/8t+5)/4 ；-3/2≤t＜-1(5t2+12t+7)/4 ；-1≤t＜-1/2(-7t2+4)/4；-1/2≤t＜0(-7t2+4)/4；0≤t＜1/2(5t2-12t+7)/4 ；1/2≤t＜1(3t2-8t+5)/4 ；1≤t＜3/2(-t2+4t-4)/4 ；3/2≤t≤2… (1)這里，t＝0、±1、±2表示取樣位置。圖1所示的取樣函數(shù)H(t)是在全域中僅可微分一次，而且在取樣位置t＝±2中收斂為0的有限范圍的函數(shù)，通過(guò)使用該取樣函數(shù)H(t)來(lái)進(jìn)行基于各取樣值的重合，可以使用在取樣值間僅進(jìn)行一次微分的函數(shù)來(lái)進(jìn)行內(nèi)插。
圖2表示取樣值和其間的內(nèi)插值之間關(guān)系的圖。如圖2所示，假設(shè)4個(gè)取樣位置為t1、t2、t3、t4，各自的間隔為1。與取樣位置t2和t3之間的內(nèi)插位置t0對(duì)應(yīng)的內(nèi)插值y為y＝Y(jié)(t1)·H(1+a)+Y(t2)·H(a)+Y(t3)·H(1-a)+Y(t4)·H(2-a)…(2)其中，Y(t)表示取樣位置t的各取樣值。1+a、a、1-a、2-a分別是內(nèi)插位置t0和各取樣位置t1～t4間的距離。
但是，如上所述，在原理上，通過(guò)計(jì)算與各取樣值對(duì)應(yīng)的取樣函數(shù)H(t)的值來(lái)進(jìn)行卷積運(yùn)算，可以求各取樣值間的內(nèi)插值，但圖1所示的取樣函數(shù)是在全域中僅可微分一次的二次區(qū)分多項(xiàng)式，利用該特征，可以根據(jù)等價(jià)的其他處理步驟來(lái)求內(nèi)插值。
圖3是表示對(duì)圖1所示的取樣函數(shù)進(jìn)行一次微分所得的波形的圖。由于圖1所示的取樣函數(shù)H(t)是在全域中可進(jìn)行一次微分的二次區(qū)分多項(xiàng)式，所以通過(guò)對(duì)其進(jìn)行一次微分，可以獲得圖3所示的連續(xù)折線狀的波形組成的折線函數(shù)。
圖4是表示對(duì)圖3所示的折線函數(shù)再次微分所得的波形的圖。但是，在折線波形中包含多個(gè)拐點(diǎn)，由于在全域中不能進(jìn)行微分，所以對(duì)由相鄰的2個(gè)拐點(diǎn)夾著的直線部分進(jìn)行微分。通過(guò)對(duì)圖3所示的折線波形進(jìn)行微分，可以獲得圖4所示的階躍狀波形組成的階躍函數(shù)。
這樣，通過(guò)對(duì)上述取樣函數(shù)H(t)在全域進(jìn)行一次微分就能獲得折線函數(shù)，對(duì)該折線函數(shù)的各直線部分進(jìn)一步進(jìn)行微分就能獲得階躍函數(shù)。因此，相反地，通過(guò)產(chǎn)生圖4所示的階躍函數(shù)，對(duì)該函數(shù)進(jìn)行2次積分，可以獲得圖1所示的取樣函數(shù)H(t)。
圖4所示的階躍函數(shù)有正區(qū)域和負(fù)區(qū)域相等的面積，具有對(duì)這些面積進(jìn)行合計(jì)的值為0的特征。換句話說(shuō)，通過(guò)對(duì)具有這樣特征的階躍函數(shù)進(jìn)行多次積分，可以獲得圖1所示的保證全域的可微分性的有限范圍的取樣函數(shù)。
但是，在通過(guò)式(2)的卷積運(yùn)算進(jìn)行的內(nèi)插值的計(jì)算中，將各取樣值與取樣函數(shù)H(t)的值相乘，但在對(duì)圖4所示的階躍函數(shù)進(jìn)行2次積分來(lái)求取樣函數(shù)H(t)的情況下，除了將各取樣值與通過(guò)該積分處理所得的取樣函數(shù)的值相乘的情況以外，等價(jià)地在產(chǎn)生積分處理前的階躍函數(shù)時(shí)產(chǎn)生與各取樣值相乘的階躍函數(shù)，可以用該階躍函數(shù)對(duì)進(jìn)行了卷積運(yùn)算的結(jié)果進(jìn)行2次積分處理來(lái)求內(nèi)插值。本實(shí)施例的D/A變換器這樣來(lái)求內(nèi)插值，下面說(shuō)明其細(xì)節(jié)。
圖5表示本實(shí)施例的D/A變換器的結(jié)構(gòu)圖。該圖所示的D/A變換器包括4個(gè)D型觸發(fā)器(D-FF)10-1、10-2、10-3、10-4；4個(gè)乘法器12-1、12-2、12-3、12-4；3個(gè)加法器(ADD)14-1、14-2、14-3；D/A變換器16；以及2個(gè)積分電路18-1、18-2。
串聯(lián)連接的4級(jí)的D型觸發(fā)器10-1～10-4進(jìn)行與時(shí)鐘信號(hào)CLK同步的數(shù)據(jù)保持動(dòng)作，依次取入在初級(jí)D型觸發(fā)器10-1中輸入的數(shù)字?jǐn)?shù)據(jù)并保持其值。例如，如果考慮將數(shù)據(jù)D1、D2、D3、D4、…依次輸入到初級(jí)的D型觸發(fā)器10-1的情況，則在第4個(gè)輸入數(shù)據(jù)D4保持在初級(jí)的D型觸發(fā)器10-1中的定時(shí)中，在第3、第2、第1輸入數(shù)據(jù)D3、D2、D1分別保持在第2級(jí)、第3級(jí)、第4級(jí)的D型觸發(fā)器10-2、10-3、10-4中。
此外，4個(gè)乘法器12-1～12-4分別有兩種乘數(shù)，在時(shí)鐘信號(hào)CLK的各周期的前半周期和后半周期分別進(jìn)行乘法處理。例如，乘法器12-1在時(shí)鐘信號(hào)CLK的各周期的前半部分進(jìn)行乘數(shù)“-1”的乘數(shù)處理，在后半部分進(jìn)行乘數(shù)‘+3’的乘法處理。乘法器12-2在時(shí)鐘信號(hào)CLK的各周期的前半部分進(jìn)行乘數(shù)‘+5’的乘法處理，而在后半部分進(jìn)行乘數(shù)‘-7’的乘法處理。乘法器12-3在時(shí)鐘信號(hào)CLK的各周期的前半部分進(jìn)行乘數(shù)‘-7’的乘法處理，而在后半部分進(jìn)行乘數(shù)‘+5’的乘法處理。乘法器12-4在時(shí)鐘信號(hào)CLK的各周期的前半部分進(jìn)行乘數(shù)‘+3’的乘法處理，而在后半部分進(jìn)行乘數(shù)‘-1’的乘法處理。
但是，圖4所示的階躍函數(shù)的各值可以通過(guò)對(duì)上述的式(1)的各區(qū)分多項(xiàng)式進(jìn)行2次微分來(lái)獲得，如下所示。
-1 ；-2≤t＜-3/2+3 ；-3/2t＜-1+5 ；-1≤t1＜-1/2-7 ；-1/2≤t＜0-7 ；0≤t≤/2+5 ；1/≤2t＜1+3 ；1≤t＜3/2-1 ；3/2≤t≤2當(dāng)著眼于取樣位置t為從-2到-1的區(qū)間時(shí)，階躍函數(shù)的值的前半部分為‘-1’，而后半部分為‘+3’，這些值與乘法器12-1的乘數(shù)相對(duì)應(yīng)。同樣，當(dāng)著眼于取樣位置t為從-1到0的區(qū)間時(shí)，階躍函數(shù)的值的前半部分為‘+5’，而后半部分為‘-7’，這些值與乘法器12-2的乘數(shù)相對(duì)應(yīng)。著眼于取樣位置t為從0到+1的區(qū)間時(shí)，階躍函數(shù)的值的前半部分為‘-7’，而后半部分為‘+5’，這些值與乘法器12-3的乘數(shù)相對(duì)應(yīng)。著眼于取樣位置t為從+1到+2的區(qū)間時(shí)，階躍函數(shù)的值的前半部分為‘+3’，而后半部分為‘-1’，這些值與乘法器12-4的乘數(shù)相對(duì)應(yīng)。
3個(gè)加法器14-1～14-3是將上述4個(gè)乘法器12-1～124的各乘算結(jié)果相加的加法器。加法器14-1將2個(gè)乘法器12-1和12-2的各乘算結(jié)果相加。加法器14-2將乘法器12-3的乘算結(jié)果和加法器14-1的加算結(jié)果相加。而加法器14-3將乘法器12-4的乘算結(jié)果和加法器14-2的加算結(jié)果相加。通過(guò)使用這3個(gè)加法器14-1～14-3，將4個(gè)乘法器12-1～12-4的各乘算結(jié)果相加，但如上所述，在各乘法器12-1～12-4中進(jìn)行在時(shí)鐘信號(hào)CLK的各周期的前半部分和后半部分用不同乘數(shù)的乘法處理，所以將這些乘算結(jié)果相加所得的加法器14-3的輸出值也成為在時(shí)鐘信號(hào)CLK的各周期的前半部分和后半部分具有不同值的階躍狀的數(shù)字?jǐn)?shù)據(jù)。
在本實(shí)施例中，用3個(gè)加法器14-1～14-3將4個(gè)乘法器12-1～124的4個(gè)乘算結(jié)果相加，但通過(guò)使用輸入端子數(shù)為3個(gè)以上的加法器，就可以減少加法器的使用個(gè)數(shù)。
D/A變換器16產(chǎn)生與從加法器14-3輸出的階躍狀的數(shù)字?jǐn)?shù)據(jù)對(duì)應(yīng)的模擬電壓。該D/A變換器16產(chǎn)生與輸入的數(shù)字?jǐn)?shù)據(jù)的值成比例的一定的模擬電壓，所以可獲得在時(shí)鐘信號(hào)CLK的各周期的前半部分和后半部分電壓值不同的階躍狀的輸出電壓。
串聯(lián)連接的2個(gè)積分電路18-1、18-2對(duì)D/A變換器16的輸出端出現(xiàn)的階躍狀的輸出電壓進(jìn)行2次積分處理。從前級(jí)的積分電路18-1獲得直線狀(一次函數(shù))變化的輸出電壓，從后級(jí)的積分電路18-2獲得二次函數(shù)變化的輸出電壓。這樣，如果多個(gè)數(shù)字?jǐn)?shù)據(jù)以一定間隔輸入到初級(jí)的D型觸發(fā)器10-1，則從后級(jí)的積分電路18-2獲得以僅可進(jìn)行1次微分的平滑曲線來(lái)連接各數(shù)字?jǐn)?shù)據(jù)對(duì)應(yīng)的電壓值之間的連續(xù)模擬信號(hào)。
圖6表示積分電路的具體結(jié)構(gòu)的示例圖。在該圖中，示出了積分電路18-1的具體結(jié)構(gòu)的示例，而積分電路18-2可以由相同的結(jié)構(gòu)來(lái)實(shí)現(xiàn)。圖6所示的積分電路18-1是包括運(yùn)算放大器181、電容器182、電阻183構(gòu)成的一般模擬積分電路，對(duì)電阻183的一端施加的電壓進(jìn)行規(guī)定的積分動(dòng)作。
上述D型觸發(fā)器10-1～10-4與多個(gè)數(shù)據(jù)保持部件、乘法器12-1～12-4與多個(gè)乘法部件、加法器14-1～14-3與加法部件、D/A變換器16與階躍電壓波形發(fā)生部件、積分電路18-1和18-2與積分處理部件相對(duì)應(yīng)。
圖7表示本實(shí)施例的D/A變換器的工作定時(shí)的圖。與圖7(A)所示的時(shí)鐘信號(hào)CLK的各周期的上升同步，將數(shù)據(jù)D1、D2、D3、D4、…依次輸入到初級(jí)的D型觸發(fā)器10-1。圖7(B)～(E)分別表示D型觸發(fā)器10-1～10-4中的數(shù)據(jù)的保持內(nèi)容。在以下的說(shuō)明中，例如假設(shè)著眼于第4個(gè)輸入數(shù)據(jù)D4在初級(jí)的D型觸發(fā)器10-1中被保持一個(gè)時(shí)鐘量的定時(shí)。
在初級(jí)的D型觸發(fā)器10-1中保持的第4個(gè)輸入數(shù)據(jù)D4的定時(shí)中，在第2級(jí)D型觸發(fā)器10-2中保持第3個(gè)輸入數(shù)據(jù)D3，在第3級(jí)D型觸發(fā)器10-3中保持第2個(gè)輸入數(shù)據(jù)D2，在第4級(jí)D型觸發(fā)器10-4中保持最初的輸入數(shù)據(jù)D1。
此外，乘法器12-1輸入在初級(jí)的D型觸發(fā)器10-1中保持的數(shù)據(jù)D4，在1個(gè)時(shí)鐘周期的前半部分中輸出將該輸入數(shù)據(jù)D4乘以-1所得的乘算結(jié)果‘-D4’，而在后半部分中輸出將該輸入數(shù)據(jù)D4乘以+3所得的乘算結(jié)果‘+3D4’(圖7(F))。同樣，乘法器12-2輸入在第2級(jí)的D型觸發(fā)器10-2中保持的數(shù)據(jù)D3，在1個(gè)時(shí)鐘周期的前半部分中輸出將該輸入數(shù)據(jù)D3乘以+5所得的乘算結(jié)果‘+5D3’，而在后半部分中輸出將該輸入數(shù)據(jù)D3乘以-7所得的乘算結(jié)果‘-7D3’(圖7(G))。乘法器12-3輸入在第3級(jí)的D型觸發(fā)器10-3中保持的數(shù)據(jù)D2，在1個(gè)時(shí)鐘周期的前半部分中輸出將該輸入數(shù)據(jù)D2乘以-7所得的乘算結(jié)果‘-7D2’，而在后半部分中輸出將該輸入數(shù)據(jù)D2乘以+5所得的乘算結(jié)果‘+5D2’(圖7(H))。乘法器12-4輸入在第4級(jí)的D型觸發(fā)器10-4中保持的數(shù)據(jù)D1，在1個(gè)時(shí)鐘周期的前半部分中輸出將該輸入數(shù)據(jù)D1乘以+3所得的乘算結(jié)果‘+3D1’，而在后半部分中輸出將該輸入數(shù)據(jù)D1乘以-1所得的乘算結(jié)果‘-1D1’(圖7(I)。
3個(gè)加法器14-1～14-3將分別在4個(gè)乘法器12-1～12-4中進(jìn)行的4個(gè)乘算結(jié)果相加。因此，在1個(gè)時(shí)鐘周期的前半部分中，從加法器14-3輸出分別在4個(gè)乘法器12-1～12-4中將1個(gè)時(shí)鐘周期的前半部分中進(jìn)行的各乘算結(jié)果相加所得的加算結(jié)果(-D4+5D3-7D2+3D1)。此外，在1個(gè)時(shí)鐘周期的后半部分中，從加法器14-3輸出分別在4個(gè)乘法器12-1～12-4中將1個(gè)時(shí)鐘周期的后半部分中進(jìn)行的各乘算結(jié)果相加所得的加算結(jié)果(3D4-7D3+5D2-D1)。
這樣，如果從加法器14-3依次輸出階躍狀的加算結(jié)果，則D/A變換器16根據(jù)該加算結(jié)果(數(shù)字?jǐn)?shù)據(jù))來(lái)產(chǎn)生模擬電壓。在D/A變換器16中，由于產(chǎn)生與輸入的數(shù)字?jǐn)?shù)據(jù)的值成比例的一定的模擬電壓，所以可獲得與輸入的數(shù)字?jǐn)?shù)據(jù)對(duì)應(yīng)的電壓電平階躍狀變化的輸出波形(圖7(J))。
如果從D/A變換器16輸出具有階躍狀的電壓電平的波形，則前級(jí)積分電路18-1對(duì)該波形進(jìn)行積分并輸出折線狀的波形(圖7(K))，而后級(jí)積分電路18-2對(duì)該折線狀的波形再積分，產(chǎn)生將分別與數(shù)字?jǐn)?shù)據(jù)D2和D3對(duì)應(yīng)的電壓值之間用僅可微分一次的平滑曲線連接起來(lái)的輸出電壓(圖7(L))。
這樣，本實(shí)施例的D/A變換器將輸入的數(shù)字?jǐn)?shù)據(jù)依次保持在串聯(lián)連接的4個(gè)D型觸發(fā)器10-1～10-4中，在分別1對(duì)1地對(duì)應(yīng)的4個(gè)乘法器12-1～12-4中，在數(shù)據(jù)的保持期間的1個(gè)時(shí)鐘周期的前半部分和后半部分中進(jìn)行不同的乘法處理后，由加法器14-1～14-3將各乘算結(jié)果相加。然后，通過(guò)D/A變換器16來(lái)產(chǎn)生與該加算結(jié)果對(duì)應(yīng)的模擬電壓，接著通過(guò)由2級(jí)的積分電路18-1、18-2進(jìn)行2次積分處理，可以產(chǎn)生將與輸入的各數(shù)字?jǐn)?shù)據(jù)對(duì)應(yīng)的電壓值之間平滑地連接起來(lái)的連續(xù)模擬信號(hào)。
特別是由于與輸入的4個(gè)數(shù)字?jǐn)?shù)據(jù)分別對(duì)應(yīng)、在1個(gè)時(shí)鐘周期的前半部分和后半部分得到具有不同的值的2個(gè)乘算結(jié)果后，將這些結(jié)果相加，在產(chǎn)生與該加算結(jié)果對(duì)應(yīng)的模擬電壓后，通過(guò)進(jìn)行2次積分處理來(lái)獲得連續(xù)的模擬信號(hào)，所以不需要以往那樣的采樣保持電路和低通濾波器也不會(huì)惡化直線相位特性，可以降低輸出波形的失真，實(shí)現(xiàn)良好的組延遲特性。
此外，由于不進(jìn)行以往的超采樣處理，所以不僅可確保根據(jù)輸入的數(shù)字?jǐn)?shù)據(jù)的時(shí)間間隔決定的規(guī)定工作速度，而且由于不必進(jìn)行高速的信號(hào)處理，所以也不需要使用昂貴的部件。例如，在現(xiàn)有的D/A變換器中，在為了獲得采樣頻率的1024倍的虛擬頻率而進(jìn)行超采樣處理的情況下，各部件的工作速度也需要與該虛擬頻率相同，而在本實(shí)施例的D/A變換器中，僅需要以采樣頻率的2倍頻率來(lái)使各乘法器和各加法器動(dòng)作，所以可以大幅度地降低各部件的工作速度。
下面，說(shuō)明本實(shí)施例的D/A變換器的各部件的詳細(xì)結(jié)構(gòu)例。圖8～圖11分別表示4個(gè)乘法器12-1～12-4的結(jié)構(gòu)圖。
如圖8所示，乘法器12-1由乘數(shù)值固定的2個(gè)乘法器121a、121b和選擇器121c構(gòu)成。一個(gè)乘法器121a進(jìn)行乘數(shù)‘-1’的乘法處理，而另一個(gè)乘法器121b進(jìn)行乘數(shù)‘+3’的乘法處理。選擇器121c分別輸入2個(gè)乘法器121a、121b的乘算結(jié)果，在控制端子S上輸入的時(shí)鐘信號(hào)CLK為高電平時(shí)，即在1個(gè)時(shí)鐘信號(hào)周期的前半部分中，輸出一個(gè)乘法器121a的乘以-1的乘算結(jié)果，相反地，在控制端子S上輸入的的時(shí)鐘信號(hào)CLK為低電平時(shí)，即在1個(gè)時(shí)鐘周期的后半部分中，輸出另一乘法器121b的乘以+3的乘算結(jié)果。
同樣，如圖9所示，乘法器12-2由乘數(shù)值固定的2個(gè)乘法器122a、122b和選擇器122c構(gòu)成。一個(gè)乘法器122a進(jìn)行乘數(shù)‘+5’的乘法處理，而另一個(gè)乘法器122b進(jìn)行乘數(shù)‘-7’的乘法處理。選擇器122c分別輸入2個(gè)乘法器122a、122b的乘算結(jié)果，在控制端子S上輸入的時(shí)鐘信號(hào)CLK為高電平時(shí)(1個(gè)時(shí)鐘信號(hào)周期的前半部分)，輸出一個(gè)乘法器122a的乘以+5的乘算結(jié)果，相反地，在控制端子S上輸入的的時(shí)鐘信號(hào)CLK為低電平時(shí)(1個(gè)時(shí)鐘周期的后半部分)，輸出另一乘法器122b的乘以-7的乘算結(jié)果。
如圖10所示，乘法器12-3由乘數(shù)值固定的2個(gè)乘法器123a、123b和選擇器123c構(gòu)成。一個(gè)乘法器123a進(jìn)行乘數(shù)‘-7’的乘法處理，而另一個(gè)乘法器123b進(jìn)行乘數(shù)‘+5’的乘法處理。選擇器123c分別輸入2個(gè)乘法器123a、123b的乘算結(jié)果，在控制端子S上輸入的時(shí)鐘信號(hào)CLK為高電平時(shí)(1個(gè)時(shí)鐘信號(hào)周期的前半部分)，輸出一個(gè)乘法器123a的乘以-7的乘算結(jié)果，相反地，在控制端子S上輸入的的時(shí)鐘信號(hào)CLK為低電平時(shí)(1個(gè)時(shí)鐘周期的后半部分)，輸出另一乘法器123b的乘以+5的乘算結(jié)果。
如圖11所示，乘法器12-4由乘數(shù)值固定的2個(gè)乘法器124a、124b和選擇器124c構(gòu)成。一個(gè)乘法器124a進(jìn)行乘數(shù)‘+3’的乘法處理，而另一個(gè)乘法器124b進(jìn)行乘數(shù)‘-’的乘法處理。選擇器124c分別輸入2個(gè)乘法器124a、124b的乘算結(jié)果，在控制端子S上輸入的時(shí)鐘信號(hào)CLK為高電平時(shí)(1個(gè)時(shí)鐘信號(hào)周期的前半部分)，輸出一個(gè)乘法器124a的乘以+3的乘算結(jié)果，相反地，在控制端子S上輸入的的時(shí)鐘信號(hào)CLK為低電平時(shí)(1個(gè)時(shí)鐘周期的后半部分)，輸出另一乘法器124b的乘以-1的乘算結(jié)果。
這樣，在各個(gè)乘法器中，實(shí)現(xiàn)在1個(gè)時(shí)鐘周期的前半部分和后半部分中用不同的乘數(shù)的乘法處理。
這樣，在上述的4個(gè)乘法器12-1～12-4中，使用4種乘數(shù)值-1、+3、+5、-7。如果從各乘數(shù)值中減去1，則變?yōu)?2、+2、+4、-8，成為2的冪數(shù)，所以可以用簡(jiǎn)單的移位來(lái)實(shí)現(xiàn)將這些數(shù)作為乘數(shù)的乘法處理。本實(shí)施例的各乘法器的乘數(shù)著眼于具有這樣特殊性的值，可以簡(jiǎn)化各乘法器的結(jié)構(gòu)。
圖12～圖15是表示簡(jiǎn)化的4個(gè)乘法器12-1～12-4的結(jié)構(gòu)圖。
如圖12所示，乘法器12-1包括具有反向輸出端子的三態(tài)緩沖器121d、具有非反向輸出端子的三態(tài)緩沖器121e、以及具有2個(gè)輸入端子和進(jìn)位端子C的加法器(ADD)121f。
一個(gè)三態(tài)緩沖器121d在控制端子上輸入的時(shí)鐘信號(hào)CLK為高電平時(shí)(1個(gè)時(shí)鐘周期的前半部分)，通過(guò)將輸入數(shù)據(jù)移位到高1位的高位側(cè)并輸出，并且將該移位過(guò)的數(shù)據(jù)的各位反向輸出，來(lái)進(jìn)行最終乘以-2的乘法處理。實(shí)際上，通過(guò)求在反向各位后加1的補(bǔ)數(shù)，可以進(jìn)行乘以-2的乘法處理，但加1的處理在后級(jí)的加法器121f中進(jìn)行。
另一個(gè)三態(tài)緩沖器121e在控制端子上反向輸入的時(shí)鐘信號(hào)為低電平時(shí)(1個(gè)時(shí)鐘周期的后半部分)，通過(guò)將輸入數(shù)據(jù)移位輸出到高1位的高位側(cè)并輸出，來(lái)進(jìn)行乘以2的乘法處理。
加法器121f將乘算前的輸入數(shù)據(jù)(從D型觸發(fā)器10-1輸出的數(shù)據(jù))與從2個(gè)三態(tài)緩沖器121d、121e的任一個(gè)輸出的乘算結(jié)果相加，并且在進(jìn)位端子C上輸入的時(shí)鐘信號(hào)CLK為高電平時(shí)(1個(gè)時(shí)鐘周期的前半部分)再加上與進(jìn)位相當(dāng)?shù)?。如上所述，與該進(jìn)位相當(dāng)?shù)?的加法用于用三態(tài)緩沖器121d來(lái)求補(bǔ)數(shù)。
在具有上述結(jié)構(gòu)的乘法器12-1中，在1個(gè)時(shí)鐘周期的前半部分中，由于僅一個(gè)三態(tài)緩沖器121d的動(dòng)作有效，所以加法器121f輸出將輸入數(shù)據(jù)D本身與對(duì)輸入數(shù)據(jù)D進(jìn)行乘以-2的乘算結(jié)果(-2D)相加所得的結(jié)果(-2D+D＝-D)。此外，在1個(gè)時(shí)鐘周期的后半部分中，由于僅另一個(gè)三態(tài)緩沖器121e的動(dòng)作有效，所以加法器121f輸出將輸入數(shù)據(jù)D本身與對(duì)輸入數(shù)據(jù)D進(jìn)行乘以+2的乘算結(jié)果(+2D)相加所得的結(jié)果(+2D+D＝3D)。
這樣，通過(guò)將移位產(chǎn)生的2的冪的乘法處理和加法處理組合起來(lái)來(lái)進(jìn)行乘以-1和乘以+3的乘法處理，可以僅用三態(tài)緩沖器和加法器來(lái)構(gòu)成乘法器12-1，能夠簡(jiǎn)化結(jié)構(gòu)。特別是由于有選擇地使用2個(gè)三態(tài)緩沖器的各輸出，所以可以“線或”(“Wired OR”)連接這些各輸出端，能夠進(jìn)一步簡(jiǎn)化結(jié)構(gòu)。
如圖13所示，乘法器12-2包括具有非反向輸出端子的三態(tài)緩沖器122d、具有反向輸出端子的三態(tài)緩沖器122e、以及具有2個(gè)輸入端子和進(jìn)位端子C的加法器(ADD)122f。
一個(gè)三態(tài)緩沖器122d在控制端子上輸入的時(shí)鐘信號(hào)CLK為高電平時(shí)(1個(gè)時(shí)鐘周期的前半部分)，通過(guò)將輸入數(shù)據(jù)移位到高2位的高位側(cè)并輸出，來(lái)進(jìn)行乘以+4的乘法處理。
另一個(gè)三態(tài)緩沖器122e在控制端子上反向輸入的時(shí)鐘信號(hào)為低電平時(shí)(1個(gè)時(shí)鐘周期的后半部分)，通過(guò)將輸入數(shù)據(jù)移位輸出到高3位的高位側(cè)并輸出，并且將該移位的數(shù)據(jù)的各位反向輸出，來(lái)進(jìn)行最終乘以-8的乘法處理。實(shí)際上，通過(guò)在反向各位后加1來(lái)求補(bǔ)數(shù)，可以進(jìn)行乘以-8的乘法處理，但該加1的處理在后級(jí)的加法器122沖進(jìn)行。
加法器122f將乘算前的輸入數(shù)據(jù)與從2個(gè)三態(tài)緩沖器122d、122e的任一個(gè)輸出的乘算結(jié)果相加，并且在進(jìn)位端子C上反向輸入的時(shí)鐘信號(hào)CLK為低電平時(shí)(1個(gè)時(shí)鐘周期的后半部分)再加上與進(jìn)位相當(dāng)?shù)?。如上所述，與該進(jìn)位相當(dāng)?shù)?的加法是用三態(tài)緩沖器122e來(lái)求補(bǔ)數(shù)。
在具有上述結(jié)構(gòu)的乘法器12-2中，在1個(gè)時(shí)鐘周期的前半部分中，由于僅一個(gè)三態(tài)緩沖器122d的動(dòng)作有效，所以加法器122f輸出將輸入數(shù)據(jù)D本身與對(duì)輸入數(shù)據(jù)D進(jìn)行乘以+4的乘算結(jié)果(+4D)相加所得的結(jié)果(+4D+D＝+5D)。此外，在1個(gè)時(shí)鐘周期的后半部分中，由于僅另一個(gè)三態(tài)緩沖器122e的動(dòng)作有效，所以加法器122f輸出將輸入數(shù)據(jù)D本身與對(duì)輸入數(shù)據(jù)D進(jìn)行乘以-8的乘算結(jié)果(-8D)相加所得的結(jié)果(-8D+D＝7D)。
這樣，通過(guò)將移位產(chǎn)生的2的冪的乘法處理和加法處理組合起來(lái)來(lái)進(jìn)行乘以+5和乘以-7的乘法處理，可以僅用三態(tài)緩沖器和加法器來(lái)構(gòu)成乘法器12-2，能夠簡(jiǎn)化結(jié)構(gòu)。
如圖14所示，乘法器12-3包括具有反向輸出端子的三態(tài)緩沖器123d、具有非反向輸出端子的三態(tài)緩沖器123e、以及具有2個(gè)輸入端子和進(jìn)位端子C的加法器(ADD)123f。
一個(gè)三態(tài)緩沖器123d在控制端子上反向輸入的時(shí)鐘信號(hào)CLK為高電平時(shí)(1個(gè)時(shí)鐘周期的前半部分)，通過(guò)將輸入數(shù)據(jù)移位到高3位的高位側(cè)并輸出，并且反向輸出該移位的數(shù)據(jù)的各位，來(lái)進(jìn)行最終乘以-8的乘法處理。實(shí)際上，通過(guò)在反向各位后加1來(lái)求補(bǔ)數(shù)，可以進(jìn)行乘以-8的乘法處理，但該加1的處理在后級(jí)的加法器123f中進(jìn)行。
另一個(gè)三態(tài)緩沖器123e在控制端子上反向輸入的時(shí)鐘信號(hào)CLK為低電平時(shí)(1個(gè)時(shí)鐘周期的后半部分)，通過(guò)將輸入數(shù)據(jù)移位輸出到高2位的高位側(cè)并輸出，來(lái)進(jìn)行乘以+4的乘法處理。
加法器123f將乘法前的輸入數(shù)據(jù)與從2個(gè)三態(tài)緩沖器123d、123e的任一個(gè)輸出的乘算結(jié)果相加，并且在進(jìn)位端子C上輸入的時(shí)鐘信號(hào)CLK為高電平時(shí)(1個(gè)時(shí)鐘周期的前半部分)再加上與進(jìn)位相當(dāng)?shù)?。如上所述，與該進(jìn)位相當(dāng)?shù)?的加算是用三態(tài)緩沖器123e來(lái)求補(bǔ)數(shù)。
在具有上述結(jié)構(gòu)的乘法器12-3中，在1個(gè)時(shí)鐘周期的前半部分中，由于僅一個(gè)三態(tài)緩沖器123d的動(dòng)作有效，所以加法器123f輸出將輸入數(shù)據(jù)D本身與對(duì)輸入數(shù)據(jù)D進(jìn)行乘以-8的乘算結(jié)果(-8D)相加所得的結(jié)果(-8D+D＝-7D)。此外，在1個(gè)時(shí)鐘周期的后半部分中，由于僅另一個(gè)三態(tài)緩沖器123e的動(dòng)作有效，所以加法器123f輸出將輸入數(shù)據(jù)D本身與對(duì)輸入數(shù)據(jù)D進(jìn)行乘以+4的乘算結(jié)果(+4D)相加所得的結(jié)果(+4D+D＝+5D)。
這樣，通過(guò)將移位產(chǎn)生的2的冪的乘法處理和加法處理組合來(lái)進(jìn)行乘以-7和乘以+5的乘法處理，可以僅用三態(tài)緩沖器和加法器來(lái)構(gòu)成乘法器12-2，能夠簡(jiǎn)化結(jié)構(gòu)。
如圖15所示，乘法器12-4包括具有非反向輸出端子的三態(tài)緩沖器124d、具有反向輸出端子的三態(tài)緩沖器124e、以及具有2個(gè)輸入端子和進(jìn)位端子C的加法器(ADD)124f。
一個(gè)三態(tài)緩沖器124d在控制端子上輸入的時(shí)鐘信號(hào)CLK為高電平時(shí)(1個(gè)時(shí)鐘周期的前半部分)，通過(guò)將輸入數(shù)據(jù)移位到高1位的高位側(cè)并輸出，來(lái)進(jìn)行乘以2的乘法處理。
另一個(gè)三態(tài)緩沖器124e在控制端子上反向輸入的時(shí)鐘信號(hào)CLK為低電平時(shí)(1個(gè)時(shí)鐘周期的后半部分)，通過(guò)將輸入數(shù)據(jù)移位到高1位的高位側(cè)，并且反向輸出該移位的數(shù)據(jù)的各位，來(lái)進(jìn)行最終乘以-2的乘法處理。實(shí)際上，通過(guò)在反向各位后加1來(lái)求補(bǔ)數(shù)，可以進(jìn)行乘以-2的乘法處理，但該加1的處理在后級(jí)的加法器124f中進(jìn)行。
加法器124f將乘算前的輸入數(shù)據(jù)與從2個(gè)三態(tài)緩沖器123d、123e的某一個(gè)輸出的乘算結(jié)果相加，并且在進(jìn)位端子C上輸入的時(shí)鐘信號(hào)CLK為高電平時(shí)(1個(gè)時(shí)鐘周期的前半部分)再加與進(jìn)位相當(dāng)?shù)?。如上所述，與該進(jìn)位相當(dāng)?shù)?的加算是用三態(tài)緩沖器124e來(lái)求補(bǔ)數(shù)。
在具有上述結(jié)構(gòu)的乘法器12-4中，在1個(gè)時(shí)鐘周期的前半部分中，由于僅一個(gè)三態(tài)緩沖器124d的動(dòng)作有效，所以加法器124f輸出將輸入數(shù)據(jù)D本身與對(duì)輸入數(shù)據(jù)D進(jìn)行乘以+2的乘算結(jié)果(+2D)相加所得的結(jié)果(+2D+D＝3D)。此外，在1個(gè)時(shí)鐘周期的后半部分中，由于僅另一個(gè)三態(tài)緩沖器124e的動(dòng)作有效，所以加法器124f輸出將輸入數(shù)據(jù)D本身與對(duì)輸入數(shù)據(jù)D進(jìn)行乘以-2的乘算結(jié)果(-2D)相加所得的結(jié)果(-2D+D＝-D)。
這樣，通過(guò)將移位產(chǎn)生的2的冪的乘法處理和加法處理組合起來(lái)來(lái)進(jìn)行乘以+3和乘以-1的乘法處理，可以僅用三態(tài)緩沖器和加法器來(lái)構(gòu)成乘法器12-4，能夠簡(jiǎn)化結(jié)構(gòu)。
本發(fā)明不限于上述實(shí)施例，在本發(fā)明的精神范圍內(nèi)可以進(jìn)行各種變形實(shí)施。例如，在上述實(shí)施例中，將取樣函數(shù)作為在全域中僅可進(jìn)行1次微分的有限范圍的函數(shù)，但也可以將可微分次數(shù)設(shè)定為2次以上。這種情況下，包括與可微分次數(shù)一致數(shù)的積分電路就可以。
此外，如圖1所示，本實(shí)施例的取樣函數(shù)在t＝+2時(shí)收斂到0，但也可以在t＝±3以上時(shí)收斂到0。例如，在t＝±3以上時(shí)收斂到0的情況下，在圖5所示的D/A變換器中包括的D型觸發(fā)器和乘法器的數(shù)目都為6，也可以以6個(gè)數(shù)字?jǐn)?shù)據(jù)為對(duì)象來(lái)進(jìn)行內(nèi)插處理，產(chǎn)生平滑連接這些數(shù)字?jǐn)?shù)據(jù)的模擬電壓。
此外，不限于必須使用有限范圍的取樣函數(shù)來(lái)進(jìn)行內(nèi)插處理的情況，在-∞～+∞的范圍中，也可以使用具有規(guī)定值的可有限微分的取樣函數(shù)，僅將有限取樣位置對(duì)應(yīng)的多個(gè)數(shù)字?jǐn)?shù)據(jù)作為內(nèi)插對(duì)象。例如，假設(shè)將這樣的取樣函數(shù)以二次區(qū)分多項(xiàng)式來(lái)定義，由于可以通過(guò)對(duì)各區(qū)分多項(xiàng)式進(jìn)行2次微分來(lái)獲得規(guī)定的階躍函數(shù)，所以通過(guò)使用該階躍函數(shù)對(duì)進(jìn)行了電壓合成的結(jié)果進(jìn)行2次積分處理，可以獲得平滑連接對(duì)應(yīng)于數(shù)字?jǐn)?shù)據(jù)的電壓的模擬信號(hào)。
產(chǎn)業(yè)上的利用可能性如上所述，根據(jù)本發(fā)明，由于將依次輸入的與多個(gè)數(shù)字?jǐn)?shù)據(jù)分別對(duì)應(yīng)的各乘算結(jié)果相加，然后通過(guò)將該加算結(jié)果變換為模擬電壓并積分來(lái)獲得連續(xù)變化的模擬信號(hào)，所以不必為了獲得最終的模擬信號(hào)而使用低通濾波器，沒(méi)有因使用的信號(hào)的頻率與相位特性不同而惡化組延遲特性，可以獲得失真少的輸出波形。此外，與進(jìn)行超采樣的現(xiàn)有方法相比，由于不需要提高部件的工作速度，所以不需要使用昂貴的部件，可以降低部件的成本。
權(quán)利要求
1.一種數(shù)字-模擬變換器，其特征在于，包括多個(gè)數(shù)據(jù)保持部件，分別保持以規(guī)定間隔輸入的多個(gè)數(shù)字?jǐn)?shù)據(jù)；多個(gè)乘法部件，輸入所述多個(gè)數(shù)據(jù)保持部件分別保持的所述數(shù)字?jǐn)?shù)據(jù)，進(jìn)行在數(shù)據(jù)保持期間的前半期間和后半期間用不同的乘數(shù)相乘的乘法處理；加法部件，進(jìn)行將所述多個(gè)乘法部件的各乘算結(jié)果相加的處理；階躍電壓波形發(fā)生部件，生成與所述加法部件所得的數(shù)字?jǐn)?shù)據(jù)對(duì)應(yīng)的階躍狀的模擬電壓；以及積分處理部件，對(duì)所述階躍電壓波形部件生成的模擬電壓進(jìn)行多次模擬積分。
2.如權(quán)利要求1所述的數(shù)字-模擬變換器，其特征在于，所述多個(gè)乘法部件的乘法處理所用的各乘數(shù)對(duì)于區(qū)分多項(xiàng)式構(gòu)成的規(guī)定取樣函數(shù)來(lái)說(shuō)，與通過(guò)對(duì)所述區(qū)分多項(xiàng)式分別多次進(jìn)行微分所得的階躍函數(shù)的各值對(duì)應(yīng)。
3.如權(quán)利要求2所述的數(shù)字-模擬變換器，其特征在于，將所述階躍函數(shù)的正區(qū)域和負(fù)區(qū)域的面積相等地設(shè)定。
4.如權(quán)利要求3所述的數(shù)字-模擬變換器，其特征在于，所述取樣函數(shù)具有全域僅可微分一次的有限范圍的值。
5.如權(quán)利要求2所述的數(shù)字-模擬變換器，其特征在于，所述階躍函數(shù)在與以等間隔配置的5個(gè)所述數(shù)字?jǐn)?shù)據(jù)對(duì)應(yīng)的規(guī)定范圍中，由進(jìn)行了-1、+3、+5、-7、-7、+5、+3、-1加權(quán)的相同寬度的8個(gè)區(qū)分區(qū)域構(gòu)成，將該8上加權(quán)系數(shù)的每2個(gè)作為所述多個(gè)乘法部件的各個(gè)乘數(shù)來(lái)設(shè)定。
6.如權(quán)利要求5所述的數(shù)字-模擬變換器，其特征在于，在各個(gè)所述多個(gè)乘法部件中進(jìn)行的乘法處理通過(guò)將所述數(shù)字?jǐn)?shù)據(jù)本身與移位產(chǎn)生的2的冪數(shù)倍運(yùn)算結(jié)果相加來(lái)實(shí)現(xiàn)。
7.如權(quán)利要求1所述的數(shù)了字-模擬變換器，其特征在于，進(jìn)行所述模擬積分的次數(shù)為2次，從所述積分處理部件輸出電壓電平二次函數(shù)變化的模擬信號(hào)。
全文摘要
目的在于提供一種數(shù)字－模擬變換器,可以獲得失真小的輸出波形而不提高部件的工作速度。D/A變換器由4個(gè)D型觸發(fā)器10－1～10－4、4個(gè)乘法器12－1～12－4、3個(gè)加法器14－1～14－3、D/A變換器16、2個(gè)積分電路18－1、18－2構(gòu)成。將輸入數(shù)據(jù)依次輸入、保持在4個(gè)D型觸發(fā)器。各乘法器進(jìn)行在1個(gè)時(shí)鐘周期的前半周期和后半周期用不同的乘數(shù)與一對(duì)一的D型觸發(fā)器的保持?jǐn)?shù)據(jù)相乘的乘法處理,將各個(gè)相乘結(jié)果用3個(gè)加法器進(jìn)行相加。而且,在由D/A變換器16產(chǎn)生與該相加值對(duì)應(yīng)的階躍狀的模擬電壓后,由2個(gè)積分電路18－1、18－2進(jìn)行2次積分處理。
文檔編號(hào)H03M1/66GK1337094SQ00802718
公開(kāi)日2002年2月20日 申請(qǐng)日期2000年12月15日 優(yōu)先權(quán)日1999年12月17日
發(fā)明者小柳裕喜生 申請(qǐng)人:酒井康江