專利名稱：一種智能變電站過程層智能終端設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明及一種智能終端設(shè)備，特別涉及智能變電站的智能終端設(shè)備。
背景技術(shù)：
智能終端設(shè)備作為智能變電站中新出現(xiàn)的一種IED (智能電子設(shè)備)，適用于智能變電站內(nèi)多種一次開關(guān)間隔或變壓器間隔，其最重要的兩個功能一、接收過程層網(wǎng)絡(luò)的控制指令或繼電保護(hù)裝置的直接控制指令，并驅(qū)動相應(yīng)的出口回路完成對一次設(shè)備的控制功能，并具有防誤操作的功能；二、采集一次設(shè)備位置信號、報警信號等實時數(shù)據(jù)，通過GOOSE 服務(wù)發(fā)布至過程層網(wǎng)絡(luò)。由于在智能變電站中智能終端設(shè)備所處的關(guān)鍵位置和重要功能，該智能終端設(shè)備部件的損壞或誤動作將直接導(dǎo)致停電或誤送電，引起災(zāi)難性后果。因此對其可靠性要求極高，但是現(xiàn)有技術(shù)中，智能終端設(shè)備的可靠性還有待提高，各地時不時出現(xiàn)由于智能終端設(shè)備部件損壞或誤動作而造成的事故。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種智能變電站過程層智能終端設(shè)備，以解決現(xiàn)有技術(shù)中智能終端設(shè)備可靠性不高的問題。為了解決上述問題，本發(fā)明一種智能變電站過程層智能終端設(shè)備，包括控制組件， 該智能終端設(shè)備還包括至少一個出口組件，所述控制組件包括CPU處理器和模擬出至少一個控制信號輸出口的控制FPGA模塊，所述CPU處理器的輸出端與所述控制FPGA模塊輸入端控制連接，每個所述出口組件均包括出口 FPGA模塊和至少一個出口繼電器，每個所述出口組件中所述出口 FPGA模塊與該出口組件中的每個出口繼電器分別控制連接，所述控制 FPGA模塊所模擬出的所述每個控制信號輸出口分別與對應(yīng)的所述出口 FPGA模塊通訊連接。在所述控制FPGA模塊所模擬出的所述每個控制信號輸出口與對應(yīng)的所述出口 FPGA模塊之間還通訊連接至少一個FPGA模塊。所述CPU處理器控制連接一啟動繼電器，所述啟動繼電器每路觸點分別控制連接在所述每個出口繼電器電源線上。所述CPU處理器與所述啟動繼電器的控制連接，采用該CPU處理器的一個有效時為高電平管腳對應(yīng)連接在所述啟動繼電器的控制正端，一個有效時為低電平管腳對應(yīng)連在接所述啟動繼電器的控制負(fù)端。所述每個出口組件中的FPGA模塊與該組件中的各個所述出口繼電器的連接，分別通過該組件中所述FPGA模塊的每個有效時為高電平管腳對應(yīng)連接所述出口繼電器的控制正端，每個有效時為低電平管腳對應(yīng)連接所述出口繼電器的控制負(fù)端。所述CPU處理器與所述控制FPGA模塊通過高速總線連接，所述控制FPGA模塊模擬出的控制信號輸出口為高速串口，各FPGA模塊之間通過各自模擬出的高數(shù)串口進(jìn)行數(shù)據(jù)交互。所述控制組件及所述啟動繼電器均設(shè)置在CPU插件上，所述每個出口組件分別設(shè)置在對應(yīng)的擴展插件上。所述CPU插件和所述每個擴展控制插件均插裝在一塊背板上，通過該背板連接成一個完整的硬件系統(tǒng)。所述CPU處理器為DSP或PowerPC芯片。本發(fā)明技術(shù)方案中，所述CPU處理器發(fā)出的控制信號經(jīng)至少兩個FPGA模塊的多重校驗后作用在出口繼電器上，大大提高了控制的可靠性。本發(fā)明還在所述CPU處理器上控制連接有一啟動繼電器，該啟動繼電器用于控制對應(yīng)出口繼電器電源開關(guān)的通斷，當(dāng)所述CPU處理器損壞可能造成啟動繼電器誤動作的時候，對出口繼電器的的控制信息經(jīng)過多重數(shù)據(jù)校驗機制，避免出口繼電器誤動作，同樣，當(dāng)有所述FPGA模塊損壞時，由于CPU處理器正常，啟動繼電器不會誤動作，出口繼電器電源與出口繼電器之間的通斷受啟動繼電器控制，同樣可避免出口繼電器誤動作，此種多重雙冗余的控制大大增強了該終端設(shè)備的工作可靠性。另外，本發(fā)明采用高低電平同時作用于對應(yīng)繼電器的時候，繼電器才能被驅(qū)動，避免了強干擾導(dǎo)致管腳異常進(jìn)而引起對應(yīng)繼電器誤動作的情況，增強了該終端設(shè)備的工作可靠性。


圖1是本發(fā)明實施例1的結(jié)構(gòu)示意圖； 圖2是本發(fā)明實施例2的結(jié)構(gòu)示意圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明實施例做詳細(xì)描述 實施例1
如圖1所示，一種智能變電站過程層智能終端設(shè)備，包括控制組件，該智能終端設(shè)備還包括至少一個出口組件，所述控制組件包括CPU處理器和模擬出至少一個控制信號輸出口的控制FPGA模塊，所述CPU處理器的輸出端與所述控制FPGA模塊輸入端控制連接，每個所述出口組件均包括出口 FPGA模塊和至少一個出口繼電器，每個所述出口組件中所述出口 FPGA模塊與該出口組件中的每個出口繼電器分別控制連接，所述控制FPGA模塊所模擬出的所述每個控制信號輸出口分別與對應(yīng)的所述出口 FPGA模塊通訊連接。本實施例工作時，所述CPU處理器發(fā)出的控制信號，經(jīng)過所述控制FPGA模塊校驗之后通過模擬出的控制信號輸出口傳送給對應(yīng)的所述出口 FPGA模塊，所述出口 FPGA模塊對信號再次校驗后，作用于與該出口 FPGA模塊相連的至少一個出口繼電器。實施例2
與實施例1不同的是如圖2所示，在所述控制FPGA模塊所模擬出的所述每個控制信號輸出口與對應(yīng)的所述出口 FPGA模塊之間還通訊連接至少一個FPGA模塊；所述CPU處理器控制連接一啟動繼電器，所述啟動繼電器每路觸點分別控制連接在所述每個出口繼電器電源線上；所述CPU處理器與所述啟動繼電器的控制連接，采用該CPU處理器的一個有效時為高電平管腳對應(yīng)連接在所述啟動繼電器的控制正端，一個有效時為低電平管腳對應(yīng)連在接所述啟動繼電器的控制負(fù)端；所述每個出口組件中的FPGA模塊與該組件中的各個所述出口繼電器的連接，分別通過該組件中所述FPGA模塊的每個有效時為高電平管腳對應(yīng)連接所述出口繼電器的控制正端，每個有效時為低電平管腳對應(yīng)連接所述出口繼電器的控制負(fù)端；所述CPU處理器與所述控制FPGA模塊通過高速總線連接，所述控制FPGA模塊模擬出的控制信號輸出口為高速串口，各FPGA模塊之間通過各自模擬出的高數(shù)串口進(jìn)行數(shù)據(jù)交互；所述控制組件及所述啟動繼電器均設(shè)置在CPU插件上，所述每個出口組件分別設(shè)置在對應(yīng)的擴展插件上；所述CPU插件和所述每個擴展控制插件均插裝在一塊背板上，通過該背板連接成一個完整的硬件系統(tǒng)；所述CPU處理器為DSP或PowerPC芯片。
本實施例中，所述CPU處理器分別把控制信號發(fā)送給控制FPGA模塊和啟動繼電器，控制信號經(jīng)過控制FPGA模塊校驗之后通過該控制FPGA模塊模擬出的控制信號輸出口直接傳送給各個對應(yīng)的所述出口 FPGA模塊，或者經(jīng)過至少一個的所述FPGA模塊邏輯校驗之后傳送給對應(yīng)的所述FPGA模塊，每個所述的出口 FPGA模塊對信號再次校驗后，通過該出口 FPGA模塊相應(yīng)管腳作用于與該出口 FPGA模塊相連的至少一個的出口繼電器對應(yīng)控制端；同時啟動繼電器通過連接在所述每個出口繼電器電源線上的觸點配合控制電源線的通斷，以此來共同控制出口繼電器的動作，無論那一個控制流程出現(xiàn)錯誤，出口繼電器都不會誤動作。
權(quán)利要求
1.一種智能變電站過程層智能終端設(shè)備，包括控制組件，其特征是該智能終端設(shè)備還包括至少一個出口組件，所述控制組件包括CPU處理器和模擬出至少一個控制信號輸出口的控制FPGA模塊，所述CPU處理器的輸出端與所述控制FPGA模塊輸入端控制連接，每個所述出口組件均包括出口 FPGA模塊和至少一個出口繼電器，每個所述出口組件中所述出口 FPGA模塊與該出口組件中的每個出口繼電器分別控制連接，所述控制FPGA模塊所模擬出的所述每個控制信號輸出口分別與對應(yīng)的所述出口 FPGA模塊通訊連接。
2.根據(jù)權(quán)利要求1所述的一種智能變電站過程層智能終端設(shè)備，其特征是在所述控制FPGA模塊所模擬出的所述每個控制信號輸出口與對應(yīng)的所述出口 FPGA模塊之間還通訊連接至少一個FPGA模塊。
3.根據(jù)權(quán)利要求1或2所述的一種智能變電站過程層智能終端設(shè)備，其特征是所述 CPU處理器控制連接一啟動繼電器，所述啟動繼電器每路觸點分別控制連接在所述每個出口繼電器電源線上。
4.根據(jù)權(quán)利要求3所述的一種智能變電站過程層智能終端設(shè)備，其特征是所述CPU 處理器采用該CPU處理器的一個有效時為高電平管腳對應(yīng)連接在所述啟動繼電器的控制正端，一個有效時為低電平管腳對應(yīng)連在接所述啟動繼電器的控制負(fù)端。
5.根據(jù)權(quán)利要求4所述的一種智能變電站過程層智能終端設(shè)備，其特征是所述每個出口組件中的FPGA模塊與該組件中的各個所述出口繼電器的連接，分別通過該組件中所述FPGA模塊的每個有效時為高電平管腳對應(yīng)連接所述出口繼電器的控制正端，每個有效時為低電平管腳對應(yīng)連接所述出口繼電器的控制負(fù)端。
6.根據(jù)權(quán)利要求2所述的一種智能變電站過程層智能終端設(shè)備，其特征是所述CPU 處理器與所述控制FPGA模塊通過高速總線連接，所述控制FPGA模塊模擬出的控制信號輸出口為高速串口，各FPGA模塊之間通過各自模擬出的高數(shù)串口進(jìn)行數(shù)據(jù)交互。
7.根據(jù)權(quán)利要求3所述的一種智能變電站過程層智能終端設(shè)備，其特征是所述控制組件及所述啟動繼電器均設(shè)置在CPU插件上，所述每個出口組件分別設(shè)置在對應(yīng)的擴展插件上。
8.根據(jù)權(quán)利要求7所述的一種智能變電站過程層智能終端設(shè)備，其特征是所述CPU 插件和所述每個擴展控制插件均插裝在一塊背板上，通過該背板連接成一個完整的硬件系統(tǒng)。
9.根據(jù)權(quán)利要求1所述的一種智能變電站過程層智能終端設(shè)備，其特征是所述CPU 處理器為DSP或PowerPC芯片。
全文摘要
本發(fā)明涉及一種智能變電站過程層智能終端設(shè)備，包括控制組件，該智能終端設(shè)備還包括至少一個出口組件，所述控制組件包括CPU處理器和模擬出至少一個控制信號輸出口的控制FPGA模塊，所述CPU處理器的輸出端與所述控制FPGA模塊輸入端控制連接，每個所述出口組件均包括出口FPGA模塊和至少一個出口繼電器，每個所述出口組件中所述出口FPGA模塊與該出口組件中的每個出口繼電器分別控制連接，所述控制FPGA模塊所模擬出的所述每個控制信號輸出口分別與對應(yīng)的所述出口FPGA模塊通訊連接。本發(fā)明技術(shù)方案中，CPU處理器發(fā)出的控制信號經(jīng)多個FPGA芯片的多重校驗后作用在出口繼電器上，大大提高了控制的可靠性。
文檔編號H02J13/00GK102420462SQ20111039297
公開日2012年4月18日 申請日期2011年12月1日 優(yōu)先權(quán)日2011年12月1日
發(fā)明者周麗娟, 周水斌, 安永帥, 張克元, 朱小楷, 李剛, 王定國, 白申義 申請人:許昌許繼軟件技術(shù)有限公司, 許繼電氣股份有限公司, 許繼集團(tuán)有限公司