專利名稱：馬達驅動電路的制作方法
技術領域：
本發(fā)明涉及一種馬達驅動電路。
背景技術：
在電子設備中，為了冷卻發(fā)熱部件而使用風扇馬達。在驅動風扇馬達時，有時例如使用使馬達線圈的驅動電流逐漸變化以降低風扇馬達的噪音的、進行所謂的軟切換(soft switching)的馬達驅動電路(例如，參照專利文獻1)。專利文獻1的馬達驅動電路是 PWM(Pulse Width Modulation 脈寬調制)方式的馬達驅動電路，馬達線圈基于PWM信號而被驅動。在這種馬達驅動電路中，能夠通過改變PWM信號的占空比而使馬達線圈的驅動電流發(fā)生變化。專利文獻1 日本特開2005-287196號公報

發(fā)明內容
發(fā)明要解決的問題另外，在專利文獻1的馬達驅動電路中，將電容器的充電電壓與三角波進行比較來生成PWM信號。因而，為了使PWM信號的占空比平緩地變化，需要平緩地改變電容器的充電電壓。因此，在這種馬達驅動電路中例如需要大容量的電容器。本發(fā)明是鑒于上述問題而完成的，其目的在于提供一種不使用電容器而能夠使馬達線圈的驅動電流逐漸變化的馬達驅動電路。用于解決問題的方案為了達到上述目的，本發(fā)明的一個方式所涉及的馬達驅動電路根據PWM信號的占空比來驅動馬達線圈，該馬達驅動電路具備第一脈沖信號生成電路，其每隔上述PWM信號為一種邏輯電平的期間的1/n的期間生成一個第一脈沖信號，其中，η為自然數(shù)；計數(shù)器，其根據上述第一脈沖信號改變計數(shù)值；驅動信號輸出電路，其輸出的驅動信號在上述計數(shù)值不是規(guī)定值時為一種邏輯電平，在上述計數(shù)值變?yōu)樯鲜鲆?guī)定值時為另一種邏輯電平；驅動電路，其根據上述驅動信號的占空比對上述馬達線圈進行PWM驅動；以及設定電路，其在使流經上述馬達線圈的電流的方向發(fā)生變化的期間中的使流經上述馬達線圈的電流減小的期間內，每隔上述PWM信號的一個周期，對上述計數(shù)器設定使流經上述馬達線圈的電流減小的計數(shù)值，在使流經上述馬達線圈的電流增加的期間內，每隔上述PWM信號的一個周期， 對上述計數(shù)器設定使流經上述馬達線圈的電流增加的計數(shù)值。發(fā)明的效果能夠提供一種不使用電容器而能夠使馬達線圈的驅動電流逐漸變化的馬達驅動電路。


圖1是表示作為本發(fā)明的一個實施方式的馬達驅動IC 10的結構的圖。
圖2是表示軟切換期間生成電路21的一個實施方式的圖。圖3是用于說明軟切換期間生成電路21的動作的圖。圖4是表示驅動信號生成電路23的一個實施方式的圖。圖5是表示脈沖信號生成電路60的一個實施方式的圖。圖6是用于說明減法計數(shù)器74中所存儲的計數(shù)值的圖。圖7是用于說明當信號Vssw為低(L)電平時的脈沖信號生成電路60的動作的圖。圖8是用于說明當信號Vssw為高(H)電平時的脈沖信號生成電路60的動作的圖。圖9是用于說明當信號Vssw為低電平時的驅動信號Vdr的圖。圖10是用于說明當信號Vssw為高電平時的驅動信號Vdr的變化的圖。圖11是表示計數(shù)值輸出電路65的一個實施方式的圖。圖12是用于說明從脈沖信號生成電路80輸出的脈沖信號Vp3的圖。圖13是用于說明加法計數(shù)器81的動作的圖。圖14是表示加法計數(shù)器81的輸出與轉換電路82的輸出之間的關系的圖。圖15是用于說明驅動信號生成電路23的動作的圖。圖16是用于說明馬達驅動IC 10的動作的圖。附圖標記說明10 馬達驅動IC ；11 單相馬達；12 霍爾元件；20、50、51 比較器；21 軟切換期間生成電路；22 時鐘信號生成電路；23 驅動信號生成電路；24 切換電路；25A、25B =NMOS 晶體管；26A、26B =PMOS晶體管；30 34 端子；52 =AND電路；60,61,80 脈沖信號生成電路；62 :計數(shù)器；63 驅動信號輸出電路；64 計數(shù)值設定電路；65 計數(shù)值輸出電路；70、 101 邊沿檢測電路；71,102 延遲電路；72,81,103 加法計數(shù)器(up counter) ；73,104 寄存器；74、105 減法計數(shù)器(down counter) ；75、106 脈沖信號輸出電路；82 轉換電路； 83 存儲電路；84 :選擇器；100 倍頻電路；120 122 =EOR電路。
具體實施例方式根據本說明書以及附圖的記載至少明確以下事項。圖1是表示作為本發(fā)明的一個實施方式的馬達驅動ICantegrated Circuit 集成電路)10的結構的圖。例如，在筆記本型個人計算機等的電子設備中，馬達驅動IC 10嵌入在用于冷卻處理器等發(fā)熱部件的風扇馬達中。馬達驅動IC 10是根據從個人計算機(未圖示)等輸出的PWM信號Vpwm的占空比來驅動用于使冷卻用的風扇旋轉的單相馬達11的電路。馬達驅動IC 10構成為包括比較器20、軟切換期間生成電路21、時鐘信號生成電路22、驅動信號生成電路23、切換電路24、 NMOS晶體管25A、25B、PM0S晶體管以及端子30 ；34。此外，馬達驅動IC 10根據 PWM信號Vpwm的高電平的占空比的增大來提高單相馬達11的轉速?；魻栐?2輸出與單相馬達11的轉子(未圖示)的旋轉位置相對應的霍爾信號 VHU VH2。此外，霍爾元件12輸出頻率隨著風扇馬達的轉速而變化且彼此反相的霍爾信號 VH1、VH2。另外，霍爾信號VH1、VH2是振幅電平以及振幅的中心電平彼此相等的正弦波的信號，被分別輸出到端子30、31。比較器20將霍爾信號VHl、VH2的電平進行比較，并生成信號Vfg，該信號Vfg的頻率隨著單相馬達11的轉速而變化。此外，信號Vfg是所謂的re信號，當霍爾信號VHI的電平高于霍爾信號VH2的電平時，信號Vfg變?yōu)榈碗娖?以下稱為L電平)，當霍爾信號VHl 的電平低于霍爾信號VH2的電平時，信號Vfg變?yōu)楦唠娖?以下稱為H電平)。軟切換期間生成電路21生成信號Vssw，該信號Vssw表示軟切換期間、即用于使流向單相馬達11的馬達線圈L的驅動電流Idr的方向平緩地變化的期間。圖2是表示軟切換期間生成電路21的結構例的圖。軟切換期間生成電路21根據在軟切換期間生成電路 21的內部生成的電壓Vb以及霍爾信號VH1、VH2來生成信號Vssw，構成為包括比較器50、 51以及AND電路(邏輯與電路)52。比較器50將霍爾信號VHl的電平與規(guī)定電壓Vb的電平進行比較。具體地說，如圖3所示，當霍爾信號VHl的電平高于規(guī)定電壓Vb的電平時，比較器50輸出L電平的比較信號Vcl，當霍爾信號VHl的電平低于規(guī)定電壓Vb的電平時，比較器50輸出H電平的比較信號Vcl。比較器51將霍爾信號VH2的電平與規(guī)定電壓Vb的電平進行比較。當霍爾信號VH2 的電平高于電壓Vb的電平時，比較器51輸出L電平的比較信號Vc2，當霍爾信號VH2的電平低于規(guī)定電壓Vb的電平時，比較器51輸出H電平的比較信號Vc2。AND電路52運算比較信號Vcl與比較信號Vc2的邏輯“與”，將運算結果作為信號 Vssw進行輸出。因此，在軟切換期間生成電路21中生成在霍爾信號VH1、VH2相交叉的時刻前后的期間內成為H電平的信號Vssw0在本實施方式中，信號Vssw為H電平的期間是軟切換期間。此外，如上所述，以正弦波狀變化的霍爾信號VH1、VH2的振幅的中心的直流電平分別相等。因此，在信號Vssw為H電平的期間中，霍爾信號VH1、VH2相交叉的時刻之前的期間與該時刻之后的期間相等。時鐘信號生成電路22生成規(guī)定周期的時鐘信號Vckl。此外，將時鐘信號Vckl的頻率設計成充分大于PWM信號Vpwm的頻率。驅動信號生成電路23生成驅動信號Vdr，該驅動信號Vdr用于使切換電路M對 NMO S晶體管25A等進行PWM驅動。當信號Vssw為L電平時，即不處于軟切換期間時，驅動信號生成電路23生成占空比與PWM信號Vpwm的占空比一致的驅動信號Vdr。另一方面，當信號Vssw為H電平時，即軟切換期間時，驅動信號生成電路23生成占空比逐漸降低之后逐漸增加的驅動信號Vdr。此外，稍后對驅動信號生成電路23進行詳細說明。切換電路M根據信號Vfg、驅動信號Vdr來驅動構成所謂的H橋電路的NMOS晶體管25A、25B以及PMOS晶體管^AJ6B。具體地說，切換電路M控制H橋電路的各匪0 S 晶體管的導通/截止，改變用于驅動馬達線圈L的驅動電流Idr。當信號Vfg為H電平時， 切換電路M例如導通PMO S晶體管26A而截止NMOS晶體管25A和PMOS晶體管^B，并且根據驅動信號Vdr的占空比切換NMOS晶體管25B。因此，在單相馬達11的馬達線圈L中， 驅動電流Idr從端子33流向端子34。另外，當信號Vfg為L電平時，切換電路M例如導通 PMOS晶體管26B而截止NMOS晶體管25B和PMOS晶體管2訛，并且根據驅動信號Vdr的占空比切換NMOS晶體管25A。因此，在馬達線圈L中，驅動電流Idr從端子34流向端子33。此外，構成切換電路M和H橋電路的NMOS晶體管25A、25B以及PMOS晶體管2隊、 26B相當于驅動電路。驅動信號生成電路23的詳細說明
在此，參照圖4來詳細說明驅動信號生成電路23。驅動信號生成電路23構成為包括脈沖信號生成電路60、61、計數(shù)器62、驅動信號輸出電路63、計數(shù)值設定電路64以及計數(shù)值輸出電路65。此外，計數(shù)值設定電路64和計數(shù)值輸出電路65相當于設定電路。當信號Vssw為L電平時，即不處于軟切換期間時，脈沖信號生成電路60(第一脈沖信號生成電路)每當PWM信號Vpwm從H電平變?yōu)長電平時生成一個H電平的脈沖信號 Vpl (第一脈沖信號)。另外，當信號Vssw為H電平時，即軟切換期間時，脈沖信號生成電路 60例如每隔PWM信號Vpwm為H電平的期間的1/8的期間生成一個脈沖信號Vp 1。如圖5所示，脈沖信號生成電路60構成為包括邊沿檢測電路70、延遲電路71、加法計數(shù)器72、寄存器73、減法計數(shù)器74以及脈沖信號輸出電路75。邊沿檢測電路70檢測PWM信號Vpwm的上升沿，輸出邊沿脈沖Vel。延遲電路71使邊沿脈沖Vel延遲規(guī)定時間并作為邊沿脈沖Ve2進行輸出。此外， 延遲電路71中的延遲時間被設計成充分小于時鐘信號Vckl的周期。加法計數(shù)器72根據時鐘信號Vckl對PWM信號Vpwm為H電平的期間進行加法計數(shù)。另外，加法計數(shù)器72例如是8位的計數(shù)器，當被輸入邊沿脈沖Ve2時加法計數(shù)器72的計數(shù)值被復位。寄存器73例如是如圖6所示的11位的寄存器，當被輸入邊沿脈沖Vel時，寄存器 73獲取加法計數(shù)器72的計數(shù)值、即表示PWM信號Vpwm為H電平的期間的計數(shù)值并將該值存儲到低8位中。另外，在寄存器73的高3位中分別存儲有“0” O進制數(shù))。此外，下面只要沒有特別明確記載是“2進制數(shù)”，就設為用10進制數(shù)來表示計數(shù)值等。在信號Vssw為L電平的情況下，減法計數(shù)器74當被輸入邊沿脈沖Ve2時，讀出寄存器73的低8位的數(shù)據并將該數(shù)據作為初始值進行存儲。并且，減法計數(shù)器74根據時鐘信號Vckl繼續(xù)對初始值進行減法計數(shù)。具體地說，例如如果寄存器73的低8位中存儲有 “160”，則初始值為“160”。并且，減法計數(shù)器74根據時鐘信號Vckl對“160”進行減法計數(shù)。當計數(shù)值變?yōu)椤?”時，減法計數(shù)器74再次對作為初始值而設定的“160”進行減法計數(shù)。另一方面，在信號Vssw為H電平的情況下，減法計數(shù)器74當被輸入邊沿脈沖Ve2 時，讀出寄存器73的高8位的數(shù)據，并將該數(shù)據作為初始值進行存儲。如上所述，寄存器73 的高3位都為“0”。因此，使存儲在寄存器73中的計數(shù)值右移3位。例如，當寄存器73的低8位中存儲有“160”時，將“160”除以8 的3次方)而得到的計數(shù)值“20”成為初始值。 與信號Vssw為L電平時同樣地，信號Vssw為H電平時的減法計數(shù)器74根據時鐘信號Vck 1對初始值進行減法計數(shù)。然后，當計數(shù)值變?yōu)椤?”時，減法計數(shù)器74再次對作為初始值而設定的“20”進行減法計數(shù)。每當減法計數(shù)器74的計數(shù)值變?yōu)椤?”時，脈沖信號輸出電路75輸出一個H電平的脈沖信號Vp 1。在此，參照圖7對信號Vssw為L電平時的脈沖信號生成電路60的動作進行說明。 此外，實際上在輸出邊沿脈沖Vel之后輸出邊沿脈沖Ve2，但是延遲電路71的延遲時間被設計成充分小于時鐘信號Vckl的周期。因此，在圖7中，為了便于說明，在相同時刻處繪制了邊沿脈沖Vel、Ve2。首先，在時刻t0當PWM信號Vpwm變?yōu)镠電平時輸出H電平的邊沿脈沖Vel，之后輸出H電平的邊沿脈沖Ve2。因此，加法計數(shù)器72的計數(shù)值被復位。之后，加法計數(shù)器72根據時鐘信號Vck 1進行加法計數(shù)，直到PWM信號Vpwm變?yōu)長電平的時刻tl為止。此外， 將用加法計數(shù)器72在從時刻t0至時刻tl的期間TA內計數(shù)得到的計數(shù)值例如設為“ 160”。接著，當變?yōu)閺臅r刻t0起經過PWM信號Vpwm的一個周期后的時刻t2時，輸出邊沿脈沖Vel，因此加法計數(shù)器72在時刻t0 tl期間內計數(shù)得到的計數(shù)值“160”被存儲到寄存器73中。另外，輸入到減法計數(shù)器74中的信號Vssw為L電平，因此減法計數(shù)器74根據脈沖信號Vp2將存儲在寄存器73中的“160”作為初始值進行存儲。然后，減法計數(shù)器74 根據時鐘信號Vck 1開始進行減法計數(shù)。減法計數(shù)器74進行減法計數(shù)時的時鐘信號Vckl 與加法計數(shù)器72進行加法計數(shù)時的時鐘信號Vckl相同。因此，在從時刻t2起經過期間TA 的時刻t3，減法計數(shù)器74的計數(shù)值變?yōu)椤?”。其結果，在時刻t3輸出脈沖信號Vpl。這樣，當信號Vssw為L電平時，即不處于軟切換期間時，脈沖信號生成電路60每當PWM信號Vpwm從H電平變?yōu)長電平時生成一個H電平的脈沖信號Vpl。在此，對信號Vssw為L電平時的脈沖信號生成電路60的動作進行了說明，當信號 Vssw為H電平時，除了減法計數(shù)器74的初始值變?yōu)?/8這一點以外，其它情況與信號Vssw 為L電平時的情況相同。例如在PWM信號Vpwm為H電平的期間加法計數(shù)器72的計數(shù)值為 “160”而在寄存器73中存儲“160”的情況下，減法計數(shù)器74中存儲“20” (20 = 160/8)來作為初始值。并且，減法計數(shù)器74根據時鐘信號Vckl對作為初始值的“20”進行減法計數(shù)。 因此，每隔P麗信號Vpwm為H電平的期間、即根據時鐘信號Vckl計數(shù)得到“ 160”為止的期間的1/8的期間，減法計數(shù)器74的計數(shù)值變?yōu)椤?”。因而，如圖8所示，在信號Vssw為H電平的情況下，脈沖信號生成電路60每隔PWM信號Vpwm為H電平的期間的1/8的期間生成一個脈沖信號Vp 1。圖4所示的脈沖信號生成電路61每當PWM信號Vpwm從L電平變?yōu)镠電平時生成一個H電平的脈沖信號Vp2。也就是說，脈沖信號生成電路61對PWM信號Vpwm的上升沿進行檢測，每隔PWM信號Vpwm的一個周期生成一個脈沖信號Vp2。計數(shù)器62每當被輸入脈沖信號Vpl時，使計數(shù)值CNTl遞增“ 1 ”，另外，計數(shù)器62 例如是3位的加法計數(shù)器，當計數(shù)值CNTl成為最大值“7”時使計數(shù)值CNTl停止變化。在計數(shù)值CNTl為“7”(規(guī)定值)的情況下，驅動信號輸出電路63輸出L電平的驅動信號Vdr，在計數(shù)值CNTl不是“7”的情況下驅動信號輸出電路63輸出H電平的驅動信號 Vdr。每當輸出脈沖信號Vp2時，計數(shù)值設定電路64對計數(shù)器62設定從計數(shù)值輸出電路65輸出的計數(shù)值CNT2。計數(shù)值輸出電路65 (生成電路)將用于對計數(shù)器62設定的初始值作為計數(shù)值 CNT2進行輸出。當信號Vssw為L電平時，計數(shù)值輸出電路65輸出使驅動信號Vdr的占空比與PWM信號Vpwm的占空比一致的計數(shù)值CNT2。具體地說，計數(shù)值輸出電路65輸出“6” 來作為計數(shù)值CNT2。另一方面，當信號Vssw為H電平時，計數(shù)值輸出電路65輸出使驅動信號Vdr的占空比減小之后增大的計數(shù)值CNT2。在此，說明驅動信號Vdr的占空比根據計數(shù)器62中所設定的初始值如何變化。此外，稍后對計數(shù)值輸出電路65進行詳細說明。首先，參照圖4、圖9來說明信號Vssw為L電平時計數(shù)值CNT 1的初始值為“6” 的情況。在時刻tio當PWM信號Vpwm變?yōu)镠電平時輸出脈沖信號Vp2。因此，在計數(shù)器62中設定“6”來作為計數(shù)值CNTl。此時，計數(shù)值CNTl不是“7”，因此驅動信號Vdr為H電平。 然后，在時刻til當PWM信號Vpwm變?yōu)長電平時輸出脈沖信號Vpl。因此，計數(shù)值CNTl從 “6”變?yōu)椤?”，驅動信號Vdr從H電平變?yōu)長電平。這樣，在信號Vssw為L電平的情況下， 驅動信號輸出電路63輸出占空比與PWM信號Vpwm的占空比一致的驅動信號Vdr。接著，參照圖10來說明當信號Vssw為H電平時計數(shù)值CNTl的初始值為“0”時的驅動信號Vdr。此外，如上所述，當信號Vssw為H電平時，每隔PWM信號Vpwm為H電平的期間的1/8的期間輸出一個脈沖信號Vpl。在時刻t20，當PWM信號Vpwm變?yōu)镠電平而輸出脈沖信號Vp2時，在計數(shù)器62中將計數(shù)值CNTl的初始值設定為“0”。之后，每當輸出脈沖信號Vpl時計數(shù)器62進行加法計數(shù)。然后，當變?yōu)閺臅r刻t20起輸出7次脈沖信號Vpl的時刻t21時，計數(shù)值CNTl成為 “7”。其結果，在時刻t21驅動信號Vdr從H電平變?yōu)長電平。此外，驅動信號Vdr為H電平的期間(時刻t20 t21)的長度是PWM信號Vpwm為H電平的期間TB的7/8。另外，例如計數(shù)值CNTl的初始值為“1”的情況也與上述的計數(shù)值CNTl的初始值為“0”的情況相同。但是，這種情況下，在時刻t20計數(shù)器62中的計數(shù)值CNTl的初始值被設定為“1”，因此當從時刻t20起輸出六次脈沖信號Vpl時，計數(shù)值CNTl成為“7”。因而， 在計數(shù)值CNTl的初始值為“1”的情況下，驅動信號Vdr為H電平的期間的長度為期間TB 的6/8。這樣，當計數(shù)值CNTl的初始值每增加“1”時，驅動信號Vdr為H電平的期間會縮短 “期間TB的1/8的期間”。并且，例如當計數(shù)值CNTl的初始值為“7”時，由于在計數(shù)器62中設定最大值“7”，因此驅動信號Vdr始終為L電平。計數(shù)倌輸出電路65的詳細說明在此，參照圖11對計數(shù)值輸出電路65進行詳細說明。此外，計數(shù)值輸出電路65 在信號Vssw為L電平時輸出“6”來作為計數(shù)值CNT2，在信號Vssw為H電平時，例如使計數(shù)值CNT2從“0 ’，增加至“ 7 ’，之后再從“ 7 ’，減小至“0 ”。計數(shù)值輸出電路65構成為包括脈沖信號生成電路80、加法計數(shù)器81、轉換電路 82、存儲電路83以及選擇器84。脈沖信號生成電路80(第二脈沖信號生成電路)是例如每隔信號Vssw為H電平期間的1/16的期間生成一個脈沖信號Vp3(第二脈沖信號)的電路。脈沖信號生成電路80 構成為包括倍頻電路100、邊沿檢測電路101、延遲電路102、加法計數(shù)器103、寄存器104、減法計數(shù)器105以及脈沖信號輸出電路106。倍頻電路100根據時鐘信號Vckl輸出頻率為時鐘信號Vckl的頻率的16倍的時鐘信號Vck2。邊沿檢測電路101檢測信號Vssw的上升沿，輸出邊沿脈沖Ve3。延遲電路102使邊沿脈沖Ve2延遲規(guī)定時間，并作為邊沿脈沖Ve4進行輸出。此外，設延遲電路102中的延遲時間為充分小于時鐘信號Vck2的周期的時間。加法計數(shù)器103根據時鐘信號Vckl對信號Vssw為H電平的期間進行加法計數(shù)。 另外，加法計數(shù)器103例如是9位的計數(shù)器，當被輸入邊沿脈沖Ve4時加法計數(shù)器103的計數(shù)值被復位。寄存器104例如是9位的寄存器，當被輸入邊沿脈沖Ve3時，獲取并存儲加法計數(shù)器103的計數(shù)值、即表示信號Vssw為H電平的期間的計數(shù)值。
減法計數(shù)器105當被輸入邊沿脈沖Ve4時，讀出存儲在寄存器104中的計數(shù)值并作為初始值進行存儲。然后，減法計數(shù)器105根據時鐘信號Vck2對初始值持續(xù)進行減法計數(shù)。具體地說，例如在加法計數(shù)器103根據時鐘信號Vckl進行加法計數(shù)而得到的計數(shù)值為 “480”并將該計數(shù)值“480”存儲在寄存器104中的情況下，初始值成為“480”。然后，減法計數(shù)器105根據時鐘信號Vck2對“480”進行減法計數(shù)。另外，減法計數(shù)器105當計數(shù)值變?yōu)椤?”時，再次對作為初始值而設定的“480”進行減法計數(shù)。此外，時鐘信號Vck2的頻率是時鐘信號Vckl的頻率的16倍。因此，減法計數(shù)器105的計數(shù)值每隔期間TC的1/16的期間變?yōu)椤?”，上述期間TC是加法計數(shù)器103計數(shù)得到“480”的期間。每當減法計數(shù)器105的計數(shù)值變?yōu)椤?”時，脈沖信號輸出電路106輸出一個H電平的脈沖信號Vp3。因而，如圖12所示，脈沖信號生成電路80每隔信號Vssw為H電平的期間的1/16的期間生成一個脈沖信號Vp3。加法計數(shù)器81是根據脈沖信號Vp3進行加法計數(shù)的4位的計數(shù)器。另外，當被輸入邊沿脈沖Ve3時、即檢測出信號Vssw的上升沿時，加法計數(shù)器81的計數(shù)值CNT3被復位。 因此，例如如圖13所示，加法計數(shù)器81的計數(shù)值CNT3在“0”到“15”之間變化。此外，將計數(shù)值CNT3的4位信號作為信號AO A3進行輸出，在4位的信號AO A3中，信號AO相當于最高位的信號，信號A3相當于最低位的信號。轉換電路82是將從加法計數(shù)器81輸出的4位的計數(shù)值轉換為3位的計數(shù)值并進行輸出的電路，構成為包括EOR電路(邏輯“異或”電路)120 122。向EOR電路120輸入信號A0、A1，向EOR電路121輸入信號A0、A2，向EOR電路122輸入信號A0、A3。因此，當信號AO為“0”( 二進制數(shù))時，分別從EOR電路120 122輸出信號Al A3來作為信號 BO B2。另一方面，當信號AO為“1”(二進制數(shù))時，分別輸出將信號Al A3的邏輯電平反轉而得到的信號來作為信號BO B2。因此，如圖14所示，當計數(shù)值CNT3從“0”增加至“15”時，轉換電路82輸出如下值從“0”增加到“7”之后從“7”降至“0”。存儲電路83存儲表示“6”這一值的3位的數(shù)據，并且輸出表示“6”這一值的3位的信號CO C2。當信號Vssw為H電平時，選擇器84將信號BO B2作為計數(shù)值CNT2進行輸出。 當信號Vssw為L電平時，選擇器84將信號CO C2作為計數(shù)值CNT2進行輸出。這樣，計數(shù)值輸出電路65在信號Vssw為L電平時輸出“6”來作為計數(shù)值CNT2，當信號Vssw為H電平時，計數(shù)值輸出電路65使計數(shù)值CNT2從“0”增加到“7”之后從“7”降至 “0”。驅動信號生成電路23的動作在此，參照圖4、圖15來說明驅動信號生成電路23的動作的一例。首先，當信號Vssw為L電平時，計數(shù)值輸出電路65持續(xù)輸出“6”作為計數(shù)值CNT2。 然后，在時刻t30，當PWM信號Vpwm變?yōu)镠電平時，設定“6”來作為計數(shù)器62的初始值。之后，當PWM信號Vpwm從H電平變?yōu)長電平時輸出脈沖信號Vp 1，因此計數(shù)器62的計數(shù)值 CNTl成為“7”。因此，從驅動信號生成電路23輸出占空比與PWM信號Vpwm的占空比一致的驅動信號Vdr。此外，在信號Vssw為L電平的期間，繼續(xù)輸出占空比與PWM信號Vpwm的占空比一致的驅動信號Vdr。接著，在時刻t31當信號Vssw為H電平時，如上所述，計數(shù)值輸出電路65輸出“0”來作為計數(shù)值CNT2。然后，在時刻t32當PWM信號Vpwm為H電平時產生脈沖信號Vp2，因此計數(shù)器62中計數(shù)值CNTl的初始值被設定為“0”，如果信號Vssw為H電平時計數(shù)器62的計數(shù)值CNTl的初始值為“0”，則如圖10所示，驅動信號Vdr為H電平的期間的長度是PWM 信號Vpwm為H電平的期間TB的7/8。因此，在時刻t32產生的驅動信號Vdr的占空比低于 PWM信號Vpwm的占空比。在時刻t33當PWM信號Vpwm變?yōu)镠電平時產生脈沖信號Vp2，在計數(shù)器62中計數(shù)值CNTl的初始值被設定為“1”。如上所述，當計數(shù)值CNTl的初始值為“1”時，驅動信號Vdr 為H電平的期間的長度是PWM信號Vpwm為H電平的期間TB的6/8。另外，在時刻t34 時刻t38，計數(shù)器62中所設定的計數(shù)值CNTl的初始值從“2”增加至“6”。因此，在時刻t34 時刻t38，驅動信號Vdr為H電平的期間縮短為期間TB長度的“5/8” ” 1/8”。另外，在時刻t39、t40的時刻，計數(shù)器62中所設定的計數(shù)值為“7”。因此，在時刻 t41，驅動信號Vdr保持L電平，直到計數(shù)器62的計數(shù)值被設定為“6”為止。從時刻t41到時刻t47，計數(shù)器62中所設定的初始的計數(shù)值CNTl從“6”降至“0”。因此，驅動信號Vdr 為H電平的期間從期間TB長度的“1/8”增加到期間TB長度的“7/8”。然后，當信號Vssw 再次變?yōu)長電平時，與時刻t30 時刻t31的期間同樣地輸出占空比與PWM信號Vpwm的占空比一致的驅動信號Vdr。這樣，當信號Vssw為H電平時，驅動信號Vdr的占空比逐漸降低、直到降為0之后逐漸增加。此外，此時的驅動信號Vdr的占空比不會超過PWM信號Vpwm的占空比。馬達驅動IC 10的動作在此，參照圖1、圖16來說明馬達驅動IC 10的動作。此外，在此將NMOS晶體管 25B的柵極電壓設為電壓Vgl JfNMOS晶體管25A的柵極電壓設為電壓Vg2。另外，設為向馬達驅動IC 10輸入規(guī)定占空比Dl的PWM信號Vpwm。并且，將根據占空比Dl的PWM信號 Vpwm而切換NMOS晶體管25B時的驅動電流Idr的電流值設為Ix，將切換NMOS晶體管25A 時的驅動電流Idr的電流值設為-Ix。當與單相馬達11的轉速相應的頻率的霍爾信號VHl、VH2被輸入到馬達驅動IC 10 時，如上所述，在信號Vfg的邏輯電平發(fā)生變化的時刻的前后，信號Vssw為H電平。在信號 Vssw為L電平時，從驅動信號生成電路23輸出的驅動信號Vdr的占空比也變?yōu)檎伎毡菵l。 因此，切換電路M以占空比Dl對NMOS晶體管25B進行PWM驅動。因而，該期間的驅動電流Idr的電流值變?yōu)镮x。當信號Vssw變?yōu)镠電平時、即軟切換的期間開始時，驅動信號Vdr的占空比降低。 因此，電壓Vgl為H電平的期間也變短，驅動電流Idr的電流值逐漸減小。此外，在信號Vfg 為H電平的期間，雖然驅動電流Idr的電流值減小，但驅動電流Vdr仍從端子33流向端子 34。然后，當信號Vfg變?yōu)長電平時，切換電路M根據驅動信號Vdr的占空比來對NMOS 晶體管25A進行PWM驅動，以使驅動電流Idr的流通方向變?yōu)閺亩俗?4流向端子33的方向。此時，驅動信號Vdr的占空比增大，因此電壓Vg2為H電平的期間逐漸變長。因而，從端子34流向端子33的驅動電流Idr的電流值也逐漸增大。然后，當信號Vssw變?yōu)長電平、 即軟切換的期間結束后，驅動信號Vdr的占空比變?yōu)橐?guī)定值。其結果，驅動電流Idr的電流值變?yōu)?Ix。之后，在馬達驅動IC 10中重復同樣的動作。
以上，對本實施方式的馬達驅動IC 10進行了說明。在軟切換的期間中的使驅動電流Idr減小的期間內，計數(shù)值設定電路64每隔PWM信號Vpwm的一個周期對計數(shù)器62依次設定初始值“0” “7”。另外，在使驅動電流Idr增加的期間內，計數(shù)值設定電路64每隔PWM信號Vpwm的一個周期對計數(shù)器62依次設定初始值“7” “0”。其結果，在軟切換的期間內，驅動信號Vdr的占空比減小之后增大，因此驅動電流Idr的電流值從+Ix平緩地變?yōu)?Ix。這樣，在馬達驅動IC 10中，不使用電容器而能夠改變驅動信號Vdr的占空比。另外，例如也可以將在軟切換期間內計數(shù)器62中所設定的所有計數(shù)值存儲到存儲器等中，但是如果應設定的計數(shù)值的數(shù)據量變大則需要大容量的存儲器等。在本實施方式中，在軟切換期間用于初始設定計數(shù)器62的計數(shù)值是在計數(shù)值輸出電路65的內部產生的。因此，例如即使在應設定的計數(shù)值的數(shù)據量變大的情況下也能夠減小芯片面積。一般，軟切換的期間、即信號Vssw為H電平的期間是隨著單相馬達11的轉速等發(fā)生變化的。因此，對于不同的軟切換的期間難以使驅動信號Vdr的占空比發(fā)生同樣的變化。 然而，在本實施方式中，根據每隔信號Vssw為H電平的期間的1/16的期間而產生的脈沖信號Vp3的次數(shù)使驅動信號Vdr的占空比發(fā)生變化。具體地說，使驅動信號Vdr的占空比減小，直至向加法計數(shù)器81輸入8次脈沖信號Vp3為止。另外，從向加法計數(shù)器81輸入9次脈沖信號Vp3起到輸入16次脈沖信號Vp3為止，使驅動信號Vdr的占空比增大。因此，與信號Vssw為H電平的期間無關地，能夠使驅動信號Vdr的占空比發(fā)生同樣的變化。另外，在本實施方式中，當向加法計數(shù)器81輸入8次、9次脈沖信號Vp3時，將驅動信號Vdr的占空比設為0。因此，例如與將驅動信號Vdr的占空比不設為0的情況相比，能夠使驅動電流Idr更加平緩地變化。另外，在信號Vssw為L電平時、即不是處于軟切換的期間時，在計數(shù)器62中設定 “6”來作為計數(shù)值CNTl。然后，在PWM信號Vpwm變?yōu)長電平的時亥lj，計數(shù)值CNTl變?yōu)椤?”， 因此來自驅動信號生成電路23的驅動信號Vdr也變?yōu)長電平。這樣，驅動信號生成電路23 不僅能夠生成占空比發(fā)生變化的驅動信號Vdr，還能夠生成占空比與PWM信號Vpwm的占空比一致的驅動信號Vdr。此外，上述實施例是用于容易地理解本發(fā)明的，而不是用于限定地解釋本發(fā)明。本發(fā)明可以在不脫離其宗旨的情況下進行變更、改進，并且本發(fā)明中也包括其等價物。
權利要求
1.一種馬達驅動電路，根據PWM信號的占空比來驅動馬達線圈，該馬達驅動電路的特征在于，具備第一脈沖信號生成電路，其每隔上述PWM信號為一種邏輯電平的期間的1/n的期間生成一個第一脈沖信號，其中，η為自然數(shù)；計數(shù)器，其根據上述第一脈沖信號改變計數(shù)值；驅動信號輸出電路，其輸出的驅動信號在上述計數(shù)值不是規(guī)定值時為一種邏輯電平， 在上述計數(shù)值變?yōu)樯鲜鲆?guī)定值時為另一種邏輯電平；驅動電路，其根據上述驅動信號的占空比對上述馬達線圈進行PWM驅動；以及設定電路，其在使流經上述馬達線圈的電流的方向發(fā)生變化的期間中的使流經上述馬達線圈的電流減小的期間內，每隔上述PWM信號的一個周期，對上述計數(shù)器設定使流經上述馬達線圈的電流減小的計數(shù)值，在使流經上述馬達線圈的電流增加的期間內，每隔上述 PWM信號的一個周期，對上述計數(shù)器設定使流經上述馬達線圈的電流增加的計數(shù)值。
2.根據權利要求1所述的馬達驅動電路，其特征在于，上述設定電路包括生成電路，其在使流經上述馬達線圈的電流減小的期間生成與上述規(guī)定值之差隨時間的經過在不超過上述η的范圍內變小的計數(shù)值，而在使流經上述馬達線圈的電流增加的期間生成與上述規(guī)定值之差隨時間的經過在不超過上述η的范圍內變大的計數(shù)值；以及計數(shù)值設定電路，其每隔上述PWM信號的一個周期，對上述計數(shù)器設定上述生成電路所生成的計數(shù)值。
3.根據權利要求2所述的馬達驅動電路，其特征在于，還具備第二脈沖信號生成電路，該第二脈沖信號生成電路每隔使流經上述馬達線圈的電流的方向發(fā)生變化的期間的1/m的期間生成一個第二脈沖信號，其中，m為2以上的自然數(shù)，在使流經上述馬達線圈的電流的方向發(fā)生變化的期間，上述生成電路在被輸入k次上述第二脈沖信號為止的期間生成與上述規(guī)定值之差變小的計數(shù)值，在從被輸入k+Ι次上述第二脈沖信號至被輸入m次上述第二脈沖信號為止的期間生成與上述規(guī)定值之差變大的計數(shù)值，其中，k彡m-1。
4.根據權利要求3所述的馬達驅動電路，其特征在于，上述生成電路當被輸入k次上述第二脈沖信號或被輸入k+Ι次上述第二脈沖信號時， 生成變?yōu)樯鲜鲆?guī)定值的計數(shù)值。
5.根據權利要求1 4中的任一項所述的馬達驅動電路，其特征在于，在使流經上述馬達線圈的電流的方向發(fā)生變化的期間，上述第一脈沖信號生成電路每隔上述PWM信號為上述一種邏輯電平的期間的1/n的期間生成一個上述第一脈沖信號，在使流經上述馬達線圈的電流的方向不發(fā)生變化的期間，上述第一脈沖信號生成電路每當上述PWM信號從上述一種邏輯電平變?yōu)榱硪环N邏輯電平時生成一個上述第一脈沖信號，在使流經上述馬達線圈的電流的方向不發(fā)生變化的期間，當上述計數(shù)器被輸入上述第一脈沖信號時，上述設定電路每隔上述PWM信號的一個周期對上述計數(shù)器設定作為上述規(guī)定值的計數(shù)值。
全文摘要
根據PWM信號的占空比驅動馬達線圈的馬達驅動電路，具備第一脈沖信號生成電路，每隔PWM信號為一種邏輯電平的期間的1/n的期間生成一個第一脈沖信號；計數(shù)器，根據第一脈沖信號改變計數(shù)值；驅動信號輸出電路，輸出的驅動信號在計數(shù)值不是規(guī)定值時為一種邏輯電平，在計數(shù)值變?yōu)橐?guī)定值時為另一種邏輯電平；驅動電路，根據驅動信號的占空比對馬達線圈進行PWM驅動；設定電路，在改變流經馬達線圈的電流方向的期間中的使流經馬達線圈的電流減小的期間每隔PWM信號的一個周期對計數(shù)器設定使流經馬達線圈的電流減小的計數(shù)值，在使流經馬達線圈的電流增加的期間每隔PWM信號的一個周期對計數(shù)器設定使流經馬達線圈的電流增加的計數(shù)值。
文檔編號H02P27/08GK102237847SQ20111010396
公開日2011年11月9日 申請日期2011年4月22日 優(yōu)先權日2010年4月22日
發(fā)明者中畑雅裕, 今井敏行 申請人:安森美半導體貿易公司