專利名稱：基于高壓變頻器的雙cpu冗余容錯系統(tǒng)及其實現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于高壓變頻器的多CPU冗余容錯系統(tǒng)及其實現(xiàn)方法，是一種對 高壓變頻系統(tǒng)中抗干擾和實現(xiàn)控制系統(tǒng)容錯運行的設(shè)計方法。屬于電力電子與電氣傳動領(lǐng) 域。
背景技術(shù)：
隨著我國改革開放的深入和經(jīng)濟建設(shè)的飛速發(fā)展，節(jié)能環(huán)保的需要日益顯著，高 壓變頻調(diào)速技術(shù)作為最優(yōu)的交流電機調(diào)速方式得到了推廣使用。在某些行業(yè)內(nèi)對于高壓變 頻設(shè)備的可靠性要求很高。高壓變頻器可廣泛應(yīng)用于電力、市政、冶金礦產(chǎn)、化工等工業(yè)部門的中高壓大功率 電機的轉(zhuǎn)速控制，取代傳統(tǒng)檔風(fēng)板或節(jié)流閥，可以根據(jù)負(fù)載大小適時控制風(fēng)量或流量，顯著 提高節(jié)能效果。同時，還可以大大提高系統(tǒng)的智能化水平，調(diào)節(jié)和改善運行環(huán)境，平滑加減 速，并減少電機啟動過程中的沖擊電流，延長電機使用壽命，提高系統(tǒng)工藝水平。在某些行業(yè)內(nèi)對于高壓變頻設(shè)備的可靠性要求很高。此發(fā)明將大大提高高壓變頻 器控制系統(tǒng)的穩(wěn)定性，可以使高壓變頻器的控制系統(tǒng)容錯運行，減少停機檢修的頻率，提高 生產(chǎn)的可靠性。本發(fā)明所實現(xiàn)的控制系統(tǒng)適合不同拓?fù)浞绞降母邏鹤冾l器。即可以實現(xiàn)多PWM直 接輸出控制方式，也可以實現(xiàn)多功率模塊串行控制方式。同時通過FPGA對CPU的實時監(jiān)控， 實現(xiàn)了主用CPU和備用CPU之間的相互切換，主用CPU和備用CPU非硬件故障的自動恢復(fù) 和長期持續(xù)運行。符合高壓變頻器的高可靠性應(yīng)用要求?？刂茩?quán)判斷模塊集成在大規(guī)模邏輯器件之中，電氣硬件結(jié)構(gòu)更為靈活。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種結(jié)構(gòu)簡單的基于高壓變頻器的多CPU冗余容錯系統(tǒng)， 可提高高壓變頻器的最核心部分的可靠性。為解決上述技術(shù)問題，本發(fā)明提供一種基于高壓變頻器的雙CPU冗余容錯系統(tǒng)， 包括主用CPU和備用CPU，其特征在于所述主用CPU和備用CPU之間通過并行或串行通信 實現(xiàn)數(shù)據(jù)高速并行處理和共享，主用CPU和備用CPU分別通過地址線、數(shù)據(jù)線、脈沖信號線、 復(fù)位信號線與FPGA相通信。前述的基于高壓變頻器的雙CPU冗余容錯系統(tǒng)，其特征在于所述主用CPU和備用 CPU分別通過地址線、數(shù)據(jù)線與一雙口 RAM相連。前述的基于高壓變頻器的雙CPU冗余容錯系統(tǒng)，其特征在于所述主用CPU和備用 CPU分別通過地址線、數(shù)據(jù)線與FPGA相連，F(xiàn)PGA與單片RAM通過單獨的地址線、數(shù)據(jù)線相 連。前述的基于高壓變頻器的雙CPU冗余容錯系統(tǒng)，其特征在于所述主用CPU和備用 CPU分別通過地址線、數(shù)據(jù)線與FPGA相連，F(xiàn)PGA內(nèi)部虛擬有RAM。
所述FPGA包括以下各功能模塊功率模塊控制模塊用于將具有控制權(quán)的CPU輸出信息轉(zhuǎn)化成功率模塊所能接收 的驅(qū)動控制信號，輸出給相應(yīng)的功率模塊。達到對功率模塊輸出實時控制的目的。外部數(shù)字量輸入模塊用于將外部的數(shù)字信號進行轉(zhuǎn)化，通過總線方式傳送給多 CPU,以便CPU進行相應(yīng)的處理。外部數(shù)字量輸出模塊用于將主CPU輸出給FPGA的外部數(shù)字量輸出控制信息進行 轉(zhuǎn)化，再將轉(zhuǎn)化的數(shù)字量輸出信號輸出給外部數(shù)字量輸出電路。外部模擬量輸入模塊將外部的模擬信號進行轉(zhuǎn)化，通過總線方式傳送給多CPU，以 便CPU進行相應(yīng)的處理。外部模擬量輸出模塊用于將主CPU輸出給FPGA的外部模擬量輸出控制信息進行 轉(zhuǎn)化，再將轉(zhuǎn)化的模擬量輸出信號輸出給外部模擬量轉(zhuǎn)化電路。功率模塊故障處理模塊用于將功率模塊的故障信號進行轉(zhuǎn)化，通過總線方式傳 送給多CPU，以便CPU進行相應(yīng)的處理。CPU控制權(quán)切換和處理模塊將主用和備用CPU的狀態(tài)脈沖信號采集，確定主用和 備用的工作狀態(tài)，通過如圖4的控制權(quán)判斷流程確定是否需要進行主用備用之間的切換。 如確定切換，將現(xiàn)有的CPU控制權(quán)由主用轉(zhuǎn)為備用，并將主用CPU進行硬件復(fù)位，以備下次 切換。通訊管理模塊用于將根據(jù)CPU控制權(quán)，采用有控制權(quán)的CPU通訊通道和外部控制 系統(tǒng)(如PC)進行串行通訊。前述的基于高壓變頻器的雙CPU冗余容錯系統(tǒng)的冗余實現(xiàn)方法，其特征在于，包 括以下步驟1)正常工作時，主用CPU和備用CPU同時通過脈沖信號線給FPGA發(fā)送狀態(tài)脈沖， 在初始狀態(tài)，主用CPU控制權(quán)標(biāo)志信號有效，備用CPU控制權(quán)標(biāo)志信號失效，并實時將過程 變量寫入同時與主用CPU和備用CPU相連的雙口 RAM或與FPGA相連的外部RAM或FPGA內(nèi) 部虛擬RAM中，以備切換時恢復(fù)正常運行狀態(tài)用；2)當(dāng)主用CPU發(fā)生故障時，主用CPU狀態(tài)脈沖不正常，將控制權(quán)交給備用CPU，備 用CPU控制權(quán)標(biāo)志信號有效，同時將主用CPU控制權(quán)標(biāo)志信號失效，同時FPGA通過發(fā)送主 用CPU復(fù)位信號，復(fù)位主用CPU，使主用CPU恢復(fù)到正常的工作狀態(tài)。前述的基于高壓變頻器的雙CPU冗余容錯系統(tǒng)的冗余實現(xiàn)方法，其特征在于，各 CPU的控制權(quán)包括PWM輸出、外部信號輸入輸出處理、通訊處理。其中CPU負(fù)責(zé)對FPGA提供的各種信號進行處理，對外部控制命令進行響應(yīng)，生成 功率模塊的控制信號。雙口 RAM(或外部RAM與FPGA，或內(nèi)部虛擬RAM與FPGA)負(fù)責(zé)數(shù)據(jù)的交換，是CPU 之間的數(shù)據(jù)中介。FPGA負(fù)責(zé)提供CPU與外部信號之間的接口，主要包括功率模塊控制模塊、外部數(shù) 字量輸入模塊、外部數(shù)字量輸出模塊、外部模擬量輸入模塊、外部模擬量輸出模塊、功率模 塊故障處理模塊、CPU控制權(quán)切換模塊、通訊管理模塊。其中FPGA的功率模塊控制模塊將具有控制權(quán)的CPU輸出信息轉(zhuǎn)化成功率模塊所能接收的驅(qū)動控制信號，輸出給相應(yīng)的功率模塊。達到對功率模塊輸出實時控制的目的。FPGA的外部數(shù)字量輸入模塊將外部的數(shù)字信號進行轉(zhuǎn)化，通過總線方式傳送給多 CPU,以便CPU進行相應(yīng)的處理。FPGA的外部數(shù)字量輸出模塊將主CPU輸出給FPGA的外部數(shù)字量輸出控制信息進 行轉(zhuǎn)化，再將轉(zhuǎn)化的數(shù)字量輸出信號輸出給外部數(shù)字量輸出電路。FPGA的外部模擬量輸入模塊將外部的模擬信號進行轉(zhuǎn)化，通過總線方式傳送給多 CPU,以便CPU進行相應(yīng)的處理。FPGA的外部模擬量輸出模塊將主CPU輸出給FPGA的外部模擬量輸出控制信息進 行轉(zhuǎn)化，再將轉(zhuǎn)化的模擬量輸出信號輸出給外部模擬量轉(zhuǎn)化電路。FPGA的功率模塊故障處理模塊將功率模塊的故障信號進行轉(zhuǎn)化，通過總線方式傳 送給多CPU，以便CPU進行相應(yīng)的處理。FPGA的CPU控制權(quán)切換和處理模塊將主用和備用CPU的狀態(tài)脈沖信號采集，確定 主用和備用的工作狀態(tài)，通過如圖4的控制權(quán)判斷流程確定是否需要進行主用備用之間的 切換。如確定切換，將現(xiàn)有的CPU控制權(quán)由主用轉(zhuǎn)為備用，并將主用CPU進行硬件復(fù)位，以 備下次切換。FPGA的通訊管理模塊將根據(jù)CPU控制權(quán)，采用有控制權(quán)的CPU通訊通道和外部控 制系統(tǒng)(如PC)進行串行通訊。本發(fā)明所達到有益效果本發(fā)明采用雙CPU協(xié)同工作方式，實現(xiàn)CPU之間的高速數(shù)據(jù)交換和處理。采用了 CPU對PWM輸出控制權(quán)的交換，通過實時數(shù)據(jù)交換和參數(shù)共享，實現(xiàn)了無縫交接，保證了系 統(tǒng)的正常可靠的運行，可在不停機或不影響系統(tǒng)運行的條件下自動進行主備CPU的切換， 自動復(fù)位故障CPU。


圖1為本發(fā)明的主控制系統(tǒng)方案一框圖；圖2為本發(fā)明的主控制系統(tǒng)方案二框圖；圖3為本發(fā)明的主控制系統(tǒng)方案三框圖；圖4為本發(fā)明的控制權(quán)判斷流程圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明作進一步的說明。圖1為本發(fā)明的主控制系統(tǒng)方案一框圖，本發(fā)明的基于高壓變頻器的雙CPU冗余 容錯系統(tǒng)包括主用CPU和備用CPU，其特征在于所述主用CPU和備用CPU分別通過地址線、 數(shù)據(jù)線與一雙口 RAM相連，主用CPU和備用CPU分別通過地址線、數(shù)據(jù)線、脈沖信號線、復(fù)位 信號線與FPGA相通信。圖2為本發(fā)明的主控制系統(tǒng)方案二框圖，采用所述主用CPU和備用CPU分別通過 地址線、數(shù)據(jù)線與FPGA相連，F(xiàn)PGA與單片RAM通過單獨的地址線、數(shù)據(jù)線相連。圖3為本發(fā)明的主控制系統(tǒng)方案三框圖，采用所述主用CPU和備用CPU分別通過 地址線、數(shù)據(jù)線與FPGA相連，F(xiàn)PGA內(nèi)部虛擬有RAM。
本發(fā)明的工作原理為本發(fā)明中每個CPU可以單獨處理PWM脈沖，正常運行時有且僅有一個CPU的PWM 脈沖輸出有效，并輸出正常的時鐘信號作為運行狀態(tài)指示。正常工作時，主用CPU給FPGA發(fā)送狀態(tài)脈沖STATE_M，備用CPU給FPGA發(fā)送狀態(tài) 脈沖 STATE_B。上電初始化，主用CPU將保存的設(shè)置參數(shù)讀出，寫入雙口 RAM的參數(shù)區(qū)，主用CPU 控制權(quán)標(biāo)志信號ACTIVE_M有效，備用CPU控制權(quán)標(biāo)志信號ACTIVE_B失效，主用CPU擁有 PWM輸出、外部信號輸入輸出處理(包括外部數(shù)字量輸入、外部數(shù)字量輸出、外部模擬量輸 入、外部模擬量輸出)、通訊處理的控制權(quán)。并實時將過程變量寫入雙口 RAM中，以備切換時 恢復(fù)正常運行狀態(tài)用。DBUS_M* ADDBUS_M分別代表主用CPU的數(shù)據(jù)總線和地址總線。正常運行狀態(tài)，F(xiàn)PGA將開關(guān)量輸入總線(DI)和模數(shù)轉(zhuǎn)換輸入總線(AD)轉(zhuǎn)化為數(shù) 據(jù)總線方式，供主用CPU查詢；同時將主用CPU的數(shù)據(jù)總線上輸出外部數(shù)字量和外部模擬量 信息轉(zhuǎn)換為開關(guān)量輸出總線(DO)和數(shù)模轉(zhuǎn)換輸出總線(DA)；產(chǎn)生外圍邏輯片選，包括外部 緩沖器，AD、DA芯片，通訊芯片。主用CPU進行外部數(shù)字量輸入狀態(tài)和外部模擬量輸入狀態(tài)的數(shù)據(jù)采集，進行相應(yīng) 的邏輯處理和計算，并輸出外部數(shù)字量和外部模擬量，結(jié)合設(shè)置參數(shù)和運行變量進行運算， 得到PWM脈沖變量，輸出給FPGA的功率模塊控制模塊(或者通過直接PWM輸出端口輸出 PWM脈沖)，并與運行過程變量，當(dāng)前故障狀態(tài)一并寫入雙口 RAM(或圖2的外部RAM，或圖3 的內(nèi)部虛擬RAM)。圖4為本發(fā)明的控制權(quán)判斷流程圖，本發(fā)明中雙CPU冗余容錯系統(tǒng)的冗余實現(xiàn)方 法為正常工作時，主用CPU和備用CPU同時給FPGA發(fā)送狀態(tài)脈沖，而初始狀態(tài)，主用 CPU控制權(quán)標(biāo)志信號有效，備用CPU控制權(quán)標(biāo)志信號失效，使能雙口 RAM的主用CPU側(cè)使能 端，主用CPU擁有PWM輸出、外部信號輸入輸出處理、通訊處理的控制權(quán)。并實時將過程變 量寫入圖1的雙口 RAM中(或圖2的外部RAM，或圖3的內(nèi)部虛擬RAM)，以備切換時恢復(fù)正 常運行狀態(tài)用。當(dāng)主用CPU發(fā)生故障時，主用CPU狀態(tài)脈沖STATE_M不正常，F(xiàn)PGA通過圖2所示 的邏輯判斷流程，將控制權(quán)交給備用CPU，備用CPU控制權(quán)標(biāo)志信號ACTIVE_B有效，同時將 主用CPU控制權(quán)標(biāo)志信號ACTIVE_M失效。同時FPGA通過發(fā)送主用CPU復(fù)位信號RESET_M，復(fù)位主用CPU，使主用CPU恢復(fù)到 正常的工作狀態(tài)。本發(fā)明的特點在于1)直接應(yīng)用于不同拓?fù)浣Y(jié)構(gòu)的高壓變頻器中，滿足不同的PWM脈沖輸出要求，適 用于不同的外部電氣控制方案，實現(xiàn)了統(tǒng)一的控制硬件平臺，提高了系統(tǒng)開發(fā)的效率和集 成度。2)本發(fā)明中的主用CPU和備用CPU能夠相互切換，由大規(guī)模邏輯器件完成CPU主 備模式的互換。3)控制權(quán)判斷模塊集成在大規(guī)模邏輯器件之中，電氣硬件結(jié)構(gòu)更為靈活，容易實 現(xiàn)脈沖記憶輸出和后備故障處理。
除上述實施例外，本發(fā)明還可以有其他實施方式。凡采用等同我替換或等效變換 形成的技術(shù)方案，均落在本發(fā)明要求的保護范圍。
權(quán)利要求
一種基于高壓變頻器的雙CPU冗余容錯系統(tǒng)，包括主用CPU和備用CPU，其特征在于所述主用CPU和備用CPU之間通過并行或串行通信實現(xiàn)數(shù)據(jù)高速并行處理和共享，主用CPU和備用CPU分別通過地址線、數(shù)據(jù)線、脈沖信號線、復(fù)位信號線與FPGA相通信。
2.根據(jù)權(quán)利要求1所述的基于高壓變頻器的雙CPU冗余容錯系統(tǒng)，其特征在于所述 主用CPU和備用CPU分別通過地址線、數(shù)據(jù)線與一雙口 RAM相連。
3.根據(jù)權(quán)利要求1所述的基于高壓變頻器的雙CPU冗余容錯系統(tǒng)，其特征在于所述 FPGA與單片RAM通過單獨的地址線、數(shù)據(jù)線相連。
4.根據(jù)權(quán)利要求1所述的基于高壓變頻器的雙CPU冗余容錯系統(tǒng)，其特征在于所述 FPGA內(nèi)部虛擬有RAM。
5.根據(jù)權(quán)利要求1或2或3或4所述的基于高壓變頻器的雙CPU冗余容錯系統(tǒng)，其特 征在于所述FPGA包括以下各功能模塊功率模塊控制模塊用于將具有控制權(quán)的CPU輸出信息轉(zhuǎn)化成功率模塊所能接收的驅(qū) 動控制信號，輸出給相應(yīng)的功率模塊；外部數(shù)字量輸入模塊用于將外部的數(shù)字信號進行轉(zhuǎn)化，通過總線方式傳送給多CPU， 以便CPU進行相應(yīng)的處理；外部數(shù)字量輸出模塊用于將主CPU輸出給FPGA的外部數(shù)字量輸出控制信息進行轉(zhuǎn) 化，再將轉(zhuǎn)化的數(shù)字量輸出信號輸出給外部數(shù)字量輸出電路；外部模擬量輸入模塊將外部的模擬信號進行轉(zhuǎn)化，通過總線方式傳送給多CPU，以便 CPU進行相應(yīng)的處理；外部模擬量輸出模塊用于將主CPU輸出給FPGA的外部模擬量輸出控制信息進行轉(zhuǎn) 化，再將轉(zhuǎn)化的模擬量輸出信號輸出給外部模擬量轉(zhuǎn)化電路；功率模塊故障處理模塊用于將功率模塊的故障信號進行轉(zhuǎn)化，通過總線方式傳送給 多CPU，以便CPU進行相應(yīng)的處理；CPU控制權(quán)切換和處理模塊將主用和備用CPU的狀態(tài)脈沖信號采集，確定主用和備用 的工作狀態(tài)，通過控制權(quán)判斷流程確定是否需要進行主用備用之間的切換，如確定切換，將 現(xiàn)有的CPU控制權(quán)由主用轉(zhuǎn)為備用，并將主用CPU進行硬件復(fù)位，以備下次切換；通訊管理模塊用于將根據(jù)CPU控制權(quán)，采用有控制權(quán)的CPU通訊通道和外部控制系統(tǒng) 進行串行通訊。
6.根據(jù)權(quán)利要求1所述的基于高壓變頻器的雙CPU冗余容錯系統(tǒng)的冗余實現(xiàn)方法，其 特征在于，包括以下步驟1)正常工作時，主用CPU和備用CPU同時通過脈沖信號線給FPGA發(fā)送狀態(tài)脈沖，在初 始狀態(tài)，主用CPU控制權(quán)標(biāo)志信號有效，備用CPU控制權(quán)標(biāo)志信號失效，并實時將過程變量 寫入同時與主用CPU和備用CPU相連的雙口 RAM或與FPGA相連的外部RAM或FPGA內(nèi)部虛 擬RAM中，以備切換時恢復(fù)正常運行狀態(tài)用；2)當(dāng)主用CPU發(fā)生故障時，主用CPU狀態(tài)脈沖不正常，將控制權(quán)交給備用CPU，備用CPU 控制權(quán)標(biāo)志信號有效，同時將主用CPU控制權(quán)標(biāo)志信號失效，同時FPGA通過發(fā)送主用CPU 復(fù)位信號，復(fù)位主用CPU，使主用CPU恢復(fù)到正常的工作狀態(tài)。
7.根據(jù)權(quán)利要求6所述的基于高壓變頻器的雙CPU冗余容錯系統(tǒng)的冗余實現(xiàn)方法，其 特征在于，各CPU的控制權(quán)包括PWM輸出、外部信號輸入輸出處理、通訊處理。
全文摘要
本發(fā)明公開了一種基于高壓變頻器的雙CPU冗余容錯系統(tǒng)，包括主用CPU和備用CPU，其特征在于所述主用CPU和備用CPU之間通過并行或串行通信實現(xiàn)數(shù)據(jù)高速并行處理和共享，主用CPU和備用CPU分別通過地址線、數(shù)據(jù)線、脈沖信號線、復(fù)位信號線與FPGA相通信。本發(fā)明采用雙CPU協(xié)同工作方式，實現(xiàn)CPU之間的高速數(shù)據(jù)交換和處理。采用了CPU對PWM輸出控制權(quán)的交接邏輯，滿足不同拓?fù)浣Y(jié)構(gòu)高壓變頻器的PWM輸出要求。通過實時數(shù)據(jù)交換和參數(shù)共享，實現(xiàn)了無縫交接，保證了系統(tǒng)的正?？煽康倪\行，可在不停機或不影響系統(tǒng)運行的條件下自動進行主備CPU的切換，自動復(fù)位故障CPU。
文檔編號H02M1/00GK101877528SQ20101018511
公開日2010年11月3日 申請日期2010年5月27日 優(yōu)先權(quán)日2010年5月27日
發(fā)明者丁明進, 張裕峰, 李冰, 胡炫, 錢詩寶, 霍利杰 申請人:國電南京自動化股份有限公司